SAFE public projects git trees. - safe/jmp/linux-2.6/blob - include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef DMAENGINE_H
  22 #define DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/uio.h>
  26 #include <linux/dma-mapping.h>
  27
  28 /**
  29  * typedef dma_cookie_t - an opaque DMA cookie
  30  *
  31  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  32  */
  33 typedef s32 dma_cookie_t;
  34
  35 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
  36
  37 /**
  38  * enum dma_status - DMA transaction status
  39  * @DMA_SUCCESS: transaction completed successfully
  40  * @DMA_IN_PROGRESS: transaction not yet processed
  41  * @DMA_ERROR: transaction failed
  42  */
  43 enum dma_status {
  44         DMA_SUCCESS,
  45         DMA_IN_PROGRESS,
  46         DMA_ERROR,
  47 };
  48
  49 /**
  50  * enum dma_transaction_type - DMA transaction types/indexes
  51  *
  52  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  53  * automatically set as dma devices are registered.
  54  */
  55 enum dma_transaction_type {
  56         DMA_MEMCPY,
  57         DMA_XOR,
  58         DMA_PQ,
  59         DMA_XOR_VAL,
  60         DMA_PQ_VAL,
  61         DMA_MEMSET,
  62         DMA_INTERRUPT,
  63         DMA_PRIVATE,
  64         DMA_ASYNC_TX,
  65         DMA_SLAVE,
  66 };
  67
  68 /* last transaction type for creation of the capabilities mask */
  69 #define DMA_TX_TYPE_END (DMA_SLAVE + 1)
  70
  71
  72 /**
  73  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
  74  *  control completion, and communicate status.
  75  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
  76  *  this transaction
  77  * @DMA_CTRL_ACK - the descriptor cannot be reused until the client
  78  *  acknowledges receipt, i.e. has has a chance to establish any dependency
  79  *  chains
  80  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
  81  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
  82  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
  83  *      (if not set, do the source dma-unmapping as page)
  84  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
  85  *      (if not set, do the destination dma-unmapping as page)
  86  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
  87  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
  88  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
  89  *  sources that were the result of a previous operation, in the case of a PQ
  90  *  operation it continues the calculation with new sources
  91  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
  92  *  on the result of this operation
  93  */
  94 enum dma_ctrl_flags {
  95         DMA_PREP_INTERRUPT = (1 << 0),
  96         DMA_CTRL_ACK = (1 << 1),
  97         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
  98         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
  99         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
 100         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
 101         DMA_PREP_PQ_DISABLE_P = (1 << 6),
 102         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
 103         DMA_PREP_CONTINUE = (1 << 8),
 104         DMA_PREP_FENCE = (1 << 9),
 105 };
 106
 107 /**
 108  * enum sum_check_bits - bit position of pq_check_flags
 109  */
 110 enum sum_check_bits {
 111         SUM_CHECK_P = 0,
 112         SUM_CHECK_Q = 1,
 113 };
 114
 115 /**
 116  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 117  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 118  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 119  */
 120 enum sum_check_flags {
 121         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 122         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 123 };
 124
 125
 126 /**
 127  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 128  * See linux/cpumask.h
 129  */
 130 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 131
 132 /**
 133  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 134  * @memcpy_count: transaction counter
 135  * @bytes_transferred: byte counter
 136  */
 137
 138 struct dma_chan_percpu {
 139         /* stats */
 140         unsigned long memcpy_count;
 141         unsigned long bytes_transferred;
 142 };
 143
 144 /**
 145  * struct dma_chan - devices supply DMA channels, clients use them
 146  * @device: ptr to the dma device who supplies this channel, always !%NULL
 147  * @cookie: last cookie value returned to client
 148  * @chan_id: channel ID for sysfs
 149  * @dev: class device for sysfs
 150  * @device_node: used to add this to the device chan list
 151  * @local: per-cpu pointer to a struct dma_chan_percpu
 152  * @client-count: how many clients are using this channel
 153  * @table_count: number of appearances in the mem-to-mem allocation table
 154  * @private: private data for certain client-channel associations
 155  */
 156 struct dma_chan {
 157         struct dma_device *device;
 158         dma_cookie_t cookie;
 159
 160         /* sysfs */
 161         int chan_id;
 162         struct dma_chan_dev *dev;
 163
 164         struct list_head device_node;
 165         struct dma_chan_percpu *local;
 166         int client_count;
 167         int table_count;
 168         void *private;
 169 };
 170
 171 /**
 172  * struct dma_chan_dev - relate sysfs device node to backing channel device
 173  * @chan - driver channel device
 174  * @device - sysfs device
 175  * @dev_id - parent dma_device dev_id
 176  * @idr_ref - reference count to gate release of dma_device dev_id
 177  */
 178 struct dma_chan_dev {
 179         struct dma_chan *chan;
 180         struct device device;
 181         int dev_id;
 182         atomic_t *idr_ref;
 183 };
 184
 185 static inline const char *dma_chan_name(struct dma_chan *chan)
 186 {
 187         return dev_name(&chan->dev->device);
 188 }
 189
 190 void dma_chan_cleanup(struct kref *kref);
 191
 192 /**
 193  * typedef dma_filter_fn - callback filter for dma_request_channel
 194  * @chan: channel to be reviewed
 195  * @filter_param: opaque parameter passed through dma_request_channel
 196  *
 197  * When this optional parameter is specified in a call to dma_request_channel a
 198  * suitable channel is passed to this routine for further dispositioning before
 199  * being returned.  Where 'suitable' indicates a non-busy channel that
 200  * satisfies the given capability mask.  It returns 'true' to indicate that the
 201  * channel is suitable.
 202  */
 203 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 204
 205 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 206 /**
 207  * struct dma_async_tx_descriptor - async transaction descriptor
 208  * ---dma generic offload fields---
 209  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 210  *      this tx is sitting on a dependency list
 211  * @flags: flags to augment operation preparation, control completion, and
 212  *      communicate status
 213  * @phys: physical address of the descriptor
 214  * @tx_list: driver common field for operations that require multiple
 215  *      descriptors
 216  * @chan: target channel for this operation
 217  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
 218  * @callback: routine to call after this operation is complete
 219  * @callback_param: general parameter to pass to the callback routine
 220  * ---async_tx api specific fields---
 221  * @next: at completion submit this descriptor
 222  * @parent: pointer to the next level up in the dependency chain
 223  * @lock: protect the parent and next pointers
 224  */
 225 struct dma_async_tx_descriptor {
 226         dma_cookie_t cookie;
 227         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 228         dma_addr_t phys;
 229         struct list_head tx_list;
 230         struct dma_chan *chan;
 231         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 232         dma_async_tx_callback callback;
 233         void *callback_param;
 234         struct dma_async_tx_descriptor *next;
 235         struct dma_async_tx_descriptor *parent;
 236         spinlock_t lock;
 237 };
 238
 239 /**
 240  * struct dma_device - info on the entity supplying DMA services
 241  * @chancnt: how many DMA channels are supported
 242  * @privatecnt: how many DMA channels are requested by dma_request_channel
 243  * @channels: the list of struct dma_chan
 244  * @global_node: list_head for global dma_device_list
 245  * @cap_mask: one or more dma_capability flags
 246  * @max_xor: maximum number of xor sources, 0 if no capability
 247  * @max_pq: maximum number of PQ sources and PQ-continue capability
 248  * @copy_align: alignment shift for memcpy operations
 249  * @xor_align: alignment shift for xor operations
 250  * @pq_align: alignment shift for pq operations
 251  * @fill_align: alignment shift for memset operations
 252  * @dev_id: unique device ID
 253  * @dev: struct device reference for dma mapping api
 254  * @device_alloc_chan_resources: allocate resources and return the
 255  *      number of allocated descriptors
 256  * @device_free_chan_resources: release DMA channel's resources
 257  * @device_prep_dma_memcpy: prepares a memcpy operation
 258  * @device_prep_dma_xor: prepares a xor operation
 259  * @device_prep_dma_xor_val: prepares a xor validation operation
 260  * @device_prep_dma_pq: prepares a pq operation
 261  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 262  * @device_prep_dma_memset: prepares a memset operation
 263  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 264  * @device_prep_slave_sg: prepares a slave dma operation
 265  * @device_terminate_all: terminate all pending operations
 266  * @device_is_tx_complete: poll for transaction completion
 267  * @device_issue_pending: push pending transactions to hardware
 268  */
 269 struct dma_device {
 270
 271         unsigned int chancnt;
 272         unsigned int privatecnt;
 273         struct list_head channels;
 274         struct list_head global_node;
 275         dma_cap_mask_t  cap_mask;
 276         unsigned short max_xor;
 277         unsigned short max_pq;
 278         u8 copy_align;
 279         u8 xor_align;
 280         u8 pq_align;
 281         u8 fill_align;
 282         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 283
 284         int dev_id;
 285         struct device *dev;
 286
 287         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 288         void (*device_free_chan_resources)(struct dma_chan *chan);
 289
 290         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 291                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 292                 size_t len, unsigned long flags);
 293         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 294                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 295                 unsigned int src_cnt, size_t len, unsigned long flags);
 296         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 297                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 298                 size_t len, enum sum_check_flags *result, unsigned long flags);
 299         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 300                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 301                 unsigned int src_cnt, const unsigned char *scf,
 302                 size_t len, unsigned long flags);
 303         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 304                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 305                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 306                 enum sum_check_flags *pqres, unsigned long flags);
 307         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
 308                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
 309                 unsigned long flags);
 310         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 311                 struct dma_chan *chan, unsigned long flags);
 312
 313         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 314                 struct dma_chan *chan, struct scatterlist *sgl,
 315                 unsigned int sg_len, enum dma_data_direction direction,
 316                 unsigned long flags);
 317         void (*device_terminate_all)(struct dma_chan *chan);
 318
 319         enum dma_status (*device_is_tx_complete)(struct dma_chan *chan,
 320                         dma_cookie_t cookie, dma_cookie_t *last,
 321                         dma_cookie_t *used);
 322         void (*device_issue_pending)(struct dma_chan *chan);
 323 };
 324
 325 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 326 {
 327         size_t mask;
 328
 329         if (!align)
 330                 return true;
 331         mask = (1 << align) - 1;
 332         if (mask & (off1 | off2 | len))
 333                 return false;
 334         return true;
 335 }
 336
 337 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 338                                        size_t off2, size_t len)
 339 {
 340         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 341 }
 342
 343 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 344                                       size_t off2, size_t len)
 345 {
 346         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 347 }
 348
 349 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 350                                      size_t off2, size_t len)
 351 {
 352         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 353 }
 354
 355 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 356                                        size_t off2, size_t len)
 357 {
 358         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 359 }
 360
 361 static inline void
 362 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 363 {
 364         dma->max_pq = maxpq;
 365         if (has_pq_continue)
 366                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 367 }
 368
 369 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 370 {
 371         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 372 }
 373
 374 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 375 {
 376         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 377
 378         return (flags & mask) == mask;
 379 }
 380
 381 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 382 {
 383         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 384 }
 385
 386 static unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 387 {
 388         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 389 }
 390
 391 /* dma_maxpq - reduce maxpq in the face of continued operations
 392  * @dma - dma device with PQ capability
 393  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 394  *
 395  * When an engine does not support native continuation we need 3 extra
 396  * source slots to reuse P and Q with the following coefficients:
 397  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 398  * 2/ {01} * Q : use Q to continue Q' calculation
 399  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 400  *
 401  * In the case where P is disabled we only need 1 extra source:
 402  * 1/ {01} * Q : use Q to continue Q' calculation
 403  */
 404 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 405 {
 406         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 407                 return dma_dev_to_maxpq(dma);
 408         else if (dmaf_p_disabled_continue(flags))
 409                 return dma_dev_to_maxpq(dma) - 1;
 410         else if (dmaf_continue(flags))
 411                 return dma_dev_to_maxpq(dma) - 3;
 412         BUG();
 413 }
 414
 415 /* --- public DMA engine API --- */
 416
 417 #ifdef CONFIG_DMA_ENGINE
 418 void dmaengine_get(void);
 419 void dmaengine_put(void);
 420 #else
 421 static inline void dmaengine_get(void)
 422 {
 423 }
 424 static inline void dmaengine_put(void)
 425 {
 426 }
 427 #endif
 428
 429 #ifdef CONFIG_NET_DMA
 430 #define net_dmaengine_get()     dmaengine_get()
 431 #define net_dmaengine_put()     dmaengine_put()
 432 #else
 433 static inline void net_dmaengine_get(void)
 434 {
 435 }
 436 static inline void net_dmaengine_put(void)
 437 {
 438 }
 439 #endif
 440
 441 #ifdef CONFIG_ASYNC_TX_DMA
 442 #define async_dmaengine_get()   dmaengine_get()
 443 #define async_dmaengine_put()   dmaengine_put()
 444 #ifdef CONFIG_ASYNC_TX_DISABLE_CHANNEL_SWITCH
 445 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 446 #else
 447 #define async_dma_find_channel(type) dma_find_channel(type)
 448 #endif /* CONFIG_ASYNC_TX_DISABLE_CHANNEL_SWITCH */
 449 #else
 450 static inline void async_dmaengine_get(void)
 451 {
 452 }
 453 static inline void async_dmaengine_put(void)
 454 {
 455 }
 456 static inline struct dma_chan *
 457 async_dma_find_channel(enum dma_transaction_type type)
 458 {
 459         return NULL;
 460 }
 461 #endif /* CONFIG_ASYNC_TX_DMA */
 462
 463 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
 464         void *dest, void *src, size_t len);
 465 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
 466         struct page *page, unsigned int offset, void *kdata, size_t len);
 467 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
 468         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
 469         unsigned int src_off, size_t len);
 470 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 471         struct dma_chan *chan);
 472
 473 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 474 {
 475         tx->flags |= DMA_CTRL_ACK;
 476 }
 477
 478 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 479 {
 480         tx->flags &= ~DMA_CTRL_ACK;
 481 }
 482
 483 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 484 {
 485         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 486 }
 487
 488 #define first_dma_cap(mask) __first_dma_cap(&(mask))
 489 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
 490 {
 491         return min_t(int, DMA_TX_TYPE_END,
 492                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
 493 }
 494
 495 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
 496 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
 497 {
 498         return min_t(int, DMA_TX_TYPE_END,
 499                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
 500 }
 501
 502 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 503 static inline void
 504 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 505 {
 506         set_bit(tx_type, dstp->bits);
 507 }
 508
 509 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 510 static inline void
 511 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 512 {
 513         clear_bit(tx_type, dstp->bits);
 514 }
 515
 516 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 517 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 518 {
 519         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 520 }
 521
 522 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 523 static inline int
 524 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 525 {
 526         return test_bit(tx_type, srcp->bits);
 527 }
 528
 529 #define for_each_dma_cap_mask(cap, mask) \
 530         for ((cap) = first_dma_cap(mask);       \
 531                 (cap) < DMA_TX_TYPE_END;        \
 532                 (cap) = next_dma_cap((cap), (mask)))
 533
 534 /**
 535  * dma_async_issue_pending - flush pending transactions to HW
 536  * @chan: target DMA channel
 537  *
 538  * This allows drivers to push copies to HW in batches,
 539  * reducing MMIO writes where possible.
 540  */
 541 static inline void dma_async_issue_pending(struct dma_chan *chan)
 542 {
 543         chan->device->device_issue_pending(chan);
 544 }
 545
 546 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
 547
 548 /**
 549  * dma_async_is_tx_complete - poll for transaction completion
 550  * @chan: DMA channel
 551  * @cookie: transaction identifier to check status of
 552  * @last: returns last completed cookie, can be NULL
 553  * @used: returns last issued cookie, can be NULL
 554  *
 555  * If @last and @used are passed in, upon return they reflect the driver
 556  * internal state and can be used with dma_async_is_complete() to check
 557  * the status of multiple cookies without re-checking hardware state.
 558  */
 559 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
 560         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
 561 {
 562         return chan->device->device_is_tx_complete(chan, cookie, last, used);
 563 }
 564
 565 #define dma_async_memcpy_complete(chan, cookie, last, used)\
 566         dma_async_is_tx_complete(chan, cookie, last, used)
 567
 568 /**
 569  * dma_async_is_complete - test a cookie against chan state
 570  * @cookie: transaction identifier to test status of
 571  * @last_complete: last know completed transaction
 572  * @last_used: last cookie value handed out
 573  *
 574  * dma_async_is_complete() is used in dma_async_memcpy_complete()
 575  * the test logic is separated for lightweight testing of multiple cookies
 576  */
 577 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
 578                         dma_cookie_t last_complete, dma_cookie_t last_used)
 579 {
 580         if (last_complete <= last_used) {
 581                 if ((cookie <= last_complete) || (cookie > last_used))
 582                         return DMA_SUCCESS;
 583         } else {
 584                 if ((cookie <= last_complete) && (cookie > last_used))
 585                         return DMA_SUCCESS;
 586         }
 587         return DMA_IN_PROGRESS;
 588 }
 589
 590 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
 591 #ifdef CONFIG_DMA_ENGINE
 592 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
 593 void dma_issue_pending_all(void);
 594 #else
 595 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
 596 {
 597         return DMA_SUCCESS;
 598 }
 599 static inline void dma_issue_pending_all(void)
 600 {
 601         do { } while (0);
 602 }
 603 #endif
 604
 605 /* --- DMA device --- */
 606
 607 int dma_async_device_register(struct dma_device *device);
 608 void dma_async_device_unregister(struct dma_device *device);
 609 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
 610 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
 611 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
 612 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
 613 void dma_release_channel(struct dma_chan *chan);
 614
 615 /* --- Helper iov-locking functions --- */
 616
 617 struct dma_page_list {
 618         char __user *base_address;
 619         int nr_pages;
 620         struct page **pages;
 621 };
 622
 623 struct dma_pinned_list {
 624         int nr_iovecs;
 625         struct dma_page_list page_list[0];
 626 };
 627
 628 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
 629 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
 630
 631 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
 632         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
 633 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
 634         struct dma_pinned_list *pinned_list, struct page *page,
 635         unsigned int offset, size_t len);
 636
 637 #endif /* DMAENGINE_H */