SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/video/s3fb.c

   1 /*
   2  * linux/drivers/video/s3fb.c -- Frame buffer device driver for S3 Trio/Virge
   3  *
   4  * Copyright (c) 2006-2007 Ondrej Zajicek <santiago@crfreenet.org>
   5  *
   6  * This file is subject to the terms and conditions of the GNU General Public
   7  * License.  See the file COPYING in the main directory of this archive for
   8  * more details.
   9  *
  10  * Code is based on David Boucher's viafb (http://davesdomain.org.uk/viafb/)
  11  * which is based on the code of neofb.
  12  */
  13
  14 #include <linux/version.h>
  15 #include <linux/module.h>
  16 #include <linux/kernel.h>
  17 #include <linux/errno.h>
  18 #include <linux/string.h>
  19 #include <linux/mm.h>
  20 #include <linux/tty.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/fb.h>
  24 #include <linux/svga.h>
  25 #include <linux/init.h>
  26 #include <linux/pci.h>
  27 #include <linux/console.h> /* Why should fb driver call console functions? because acquire_console_sem() */
  28 #include <video/vga.h>
  29
  30 #ifdef CONFIG_MTRR
  31 #include <asm/mtrr.h>
  32 #endif
  33
  34 struct s3fb_info {
  35         int chip, rev, mclk_freq;
  36         int mtrr_reg;
  37         struct vgastate state;
  38         struct mutex open_lock;
  39         unsigned int ref_count;
  40         u32 pseudo_palette[16];
  41 };
  42
  43
  44 /* ------------------------------------------------------------------------- */
  45
  46 static const struct svga_fb_format s3fb_formats[] = {
  47         { 0,  {0, 6, 0},  {0, 6, 0},  {0, 6, 0}, {0, 0, 0}, 0,
  48                 FB_TYPE_TEXT, FB_AUX_TEXT_SVGA_STEP4,   FB_VISUAL_PSEUDOCOLOR, 8, 16},
  49         { 4,  {0, 6, 0},  {0, 6, 0},  {0, 6, 0}, {0, 0, 0}, 0,
  50                 FB_TYPE_PACKED_PIXELS, 0,               FB_VISUAL_PSEUDOCOLOR, 8, 16},
  51         { 4,  {0, 6, 0},  {0, 6, 0},  {0, 6, 0}, {0, 0, 0}, 1,
  52                 FB_TYPE_INTERLEAVED_PLANES, 1,          FB_VISUAL_PSEUDOCOLOR, 8, 16},
  53         { 8,  {0, 6, 0},  {0, 6, 0},  {0, 6, 0}, {0, 0, 0}, 0,
  54                 FB_TYPE_PACKED_PIXELS, 0,               FB_VISUAL_PSEUDOCOLOR, 4, 8},
  55         {16,  {10, 5, 0}, {5, 5, 0},  {0, 5, 0}, {0, 0, 0}, 0,
  56                 FB_TYPE_PACKED_PIXELS, 0,               FB_VISUAL_TRUECOLOR, 2, 4},
  57         {16,  {11, 5, 0}, {5, 6, 0},  {0, 5, 0}, {0, 0, 0}, 0,
  58                 FB_TYPE_PACKED_PIXELS, 0,               FB_VISUAL_TRUECOLOR, 2, 4},
  59         {24,  {16, 8, 0}, {8, 8, 0},  {0, 8, 0}, {0, 0, 0}, 0,
  60                 FB_TYPE_PACKED_PIXELS, 0,               FB_VISUAL_TRUECOLOR, 1, 2},
  61         {32,  {16, 8, 0}, {8, 8, 0},  {0, 8, 0}, {0, 0, 0}, 0,
  62                 FB_TYPE_PACKED_PIXELS, 0,               FB_VISUAL_TRUECOLOR, 1, 2},
  63         SVGA_FORMAT_END
  64 };
  65
  66
  67 static const struct svga_pll s3_pll = {3, 129, 3, 33, 0, 3,
  68         35000, 240000, 14318};
  69
  70 static const int s3_memsizes[] = {4096, 0, 3072, 8192, 2048, 6144, 1024, 512};
  71
  72 static const char * const s3_names[] = {"S3 Unknown", "S3 Trio32", "S3 Trio64", "S3 Trio64V+",
  73                         "S3 Trio64UV+", "S3 Trio64V2/DX", "S3 Trio64V2/GX",
  74                         "S3 Plato/PX", "S3 Aurora64VP", "S3 Virge",
  75                         "S3 Virge/VX", "S3 Virge/DX", "S3 Virge/GX",
  76                         "S3 Virge/GX2", "S3 Virge/GX2P", "S3 Virge/GX2P"};
  77
  78 #define CHIP_UNKNOWN            0x00
  79 #define CHIP_732_TRIO32         0x01
  80 #define CHIP_764_TRIO64         0x02
  81 #define CHIP_765_TRIO64VP       0x03
  82 #define CHIP_767_TRIO64UVP      0x04
  83 #define CHIP_775_TRIO64V2_DX    0x05
  84 #define CHIP_785_TRIO64V2_GX    0x06
  85 #define CHIP_551_PLATO_PX       0x07
  86 #define CHIP_M65_AURORA64VP     0x08
  87 #define CHIP_325_VIRGE          0x09
  88 #define CHIP_988_VIRGE_VX       0x0A
  89 #define CHIP_375_VIRGE_DX       0x0B
  90 #define CHIP_385_VIRGE_GX       0x0C
  91 #define CHIP_356_VIRGE_GX2      0x0D
  92 #define CHIP_357_VIRGE_GX2P     0x0E
  93 #define CHIP_359_VIRGE_GX2P     0x0F
  94
  95 #define CHIP_XXX_TRIO           0x80
  96 #define CHIP_XXX_TRIO64V2_DXGX  0x81
  97 #define CHIP_XXX_VIRGE_DXGX     0x82
  98
  99 #define CHIP_UNDECIDED_FLAG     0x80
 100 #define CHIP_MASK               0xFF
 101
 102 /* CRT timing register sets */
 103
 104 static const struct vga_regset s3_h_total_regs[]        = {{0x00, 0, 7}, {0x5D, 0, 0}, VGA_REGSET_END};
 105 static const struct vga_regset s3_h_display_regs[]      = {{0x01, 0, 7}, {0x5D, 1, 1}, VGA_REGSET_END};
 106 static const struct vga_regset s3_h_blank_start_regs[]  = {{0x02, 0, 7}, {0x5D, 2, 2}, VGA_REGSET_END};
 107 static const struct vga_regset s3_h_blank_end_regs[]    = {{0x03, 0, 4}, {0x05, 7, 7}, VGA_REGSET_END};
 108 static const struct vga_regset s3_h_sync_start_regs[]   = {{0x04, 0, 7}, {0x5D, 4, 4}, VGA_REGSET_END};
 109 static const struct vga_regset s3_h_sync_end_regs[]     = {{0x05, 0, 4}, VGA_REGSET_END};
 110
 111 static const struct vga_regset s3_v_total_regs[]        = {{0x06, 0, 7}, {0x07, 0, 0}, {0x07, 5, 5}, {0x5E, 0, 0}, VGA_REGSET_END};
 112 static const struct vga_regset s3_v_display_regs[]      = {{0x12, 0, 7}, {0x07, 1, 1}, {0x07, 6, 6}, {0x5E, 1, 1}, VGA_REGSET_END};
 113 static const struct vga_regset s3_v_blank_start_regs[]  = {{0x15, 0, 7}, {0x07, 3, 3}, {0x09, 5, 5}, {0x5E, 2, 2}, VGA_REGSET_END};
 114 static const struct vga_regset s3_v_blank_end_regs[]    = {{0x16, 0, 7}, VGA_REGSET_END};
 115 static const struct vga_regset s3_v_sync_start_regs[]   = {{0x10, 0, 7}, {0x07, 2, 2}, {0x07, 7, 7}, {0x5E, 4, 4}, VGA_REGSET_END};
 116 static const struct vga_regset s3_v_sync_end_regs[]     = {{0x11, 0, 3}, VGA_REGSET_END};
 117
 118 static const struct vga_regset s3_line_compare_regs[]   = {{0x18, 0, 7}, {0x07, 4, 4}, {0x09, 6, 6}, {0x5E, 6, 6}, VGA_REGSET_END};
 119 static const struct vga_regset s3_start_address_regs[]  = {{0x0d, 0, 7}, {0x0c, 0, 7}, {0x31, 4, 5}, {0x51, 0, 1}, VGA_REGSET_END};
 120 static const struct vga_regset s3_offset_regs[]         = {{0x13, 0, 7}, {0x51, 4, 5}, VGA_REGSET_END}; /* set 0x43 bit 2 to 0 */
 121
 122 static const struct svga_timing_regs s3_timing_regs     = {
 123         s3_h_total_regs, s3_h_display_regs, s3_h_blank_start_regs,
 124         s3_h_blank_end_regs, s3_h_sync_start_regs, s3_h_sync_end_regs,
 125         s3_v_total_regs, s3_v_display_regs, s3_v_blank_start_regs,
 126         s3_v_blank_end_regs, s3_v_sync_start_regs, s3_v_sync_end_regs,
 127 };
 128
 129
 130 /* ------------------------------------------------------------------------- */
 131
 132 /* Module parameters */
 133
 134
 135 static char *mode = "640x480-8@60";
 136
 137 #ifdef CONFIG_MTRR
 138 static int mtrr = 1;
 139 #endif
 140
 141 static int fasttext = 1;
 142
 143
 144 MODULE_AUTHOR("(c) 2006-2007 Ondrej Zajicek <santiago@crfreenet.org>");
 145 MODULE_LICENSE("GPL");
 146 MODULE_DESCRIPTION("fbdev driver for S3 Trio/Virge");
 147
 148 module_param(mode, charp, 0444);
 149 MODULE_PARM_DESC(mode, "Default video mode ('640x480-8@60', etc)");
 150
 151 #ifdef CONFIG_MTRR
 152 module_param(mtrr, int, 0444);
 153 MODULE_PARM_DESC(mtrr, "Enable write-combining with MTRR (1=enable, 0=disable, default=1)");
 154 #endif
 155
 156 module_param(fasttext, int, 0644);
 157 MODULE_PARM_DESC(fasttext, "Enable S3 fast text mode (1=enable, 0=disable, default=1)");
 158
 159
 160 /* ------------------------------------------------------------------------- */
 161
 162 /* Set font in S3 fast text mode */
 163
 164 static void s3fb_settile_fast(struct fb_info *info, struct fb_tilemap *map)
 165 {
 166         const u8 *font = map->data;
 167         u8 __iomem *fb = (u8 __iomem *) info->screen_base;
 168         int i, c;
 169
 170         if ((map->width != 8) || (map->height != 16) ||
 171             (map->depth != 1) || (map->length != 256)) {
 172                 printk(KERN_ERR "fb%d: unsupported font parameters: width %d, height %d, depth %d, length %d\n",
 173                         info->node, map->width, map->height, map->depth, map->length);
 174                 return;
 175         }
 176
 177         fb += 2;
 178         for (i = 0; i < map->height; i++) {
 179                 for (c = 0; c < map->length; c++) {
 180                         fb_writeb(font[c * map->height + i], fb + c * 4);
 181                 }
 182                 fb += 1024;
 183         }
 184 }
 185
 186 static int s3fb_get_tilemax(struct fb_info *info)
 187 {
 188         return 256;
 189 }
 190
 191 static struct fb_tile_ops s3fb_tile_ops = {
 192         .fb_settile     = svga_settile,
 193         .fb_tilecopy    = svga_tilecopy,
 194         .fb_tilefill    = svga_tilefill,
 195         .fb_tileblit    = svga_tileblit,
 196         .fb_tilecursor  = svga_tilecursor,
 197         .fb_get_tilemax = s3fb_get_tilemax,
 198 };
 199
 200 static struct fb_tile_ops s3fb_fast_tile_ops = {
 201         .fb_settile     = s3fb_settile_fast,
 202         .fb_tilecopy    = svga_tilecopy,
 203         .fb_tilefill    = svga_tilefill,
 204         .fb_tileblit    = svga_tileblit,
 205         .fb_tilecursor  = svga_tilecursor,
 206         .fb_get_tilemax = s3fb_get_tilemax,
 207 };
 208
 209
 210 /* ------------------------------------------------------------------------- */
 211
 212 /* image data is MSB-first, fb structure is MSB-first too */
 213 static inline u32 expand_color(u32 c)
 214 {
 215         return ((c & 1) | ((c & 2) << 7) | ((c & 4) << 14) | ((c & 8) << 21)) * 0xFF;
 216 }
 217
 218 /* s3fb_iplan_imageblit silently assumes that almost everything is 8-pixel aligned */
 219 static void s3fb_iplan_imageblit(struct fb_info *info, const struct fb_image *image)
 220 {
 221         u32 fg = expand_color(image->fg_color);
 222         u32 bg = expand_color(image->bg_color);
 223         const u8 *src1, *src;
 224         u8 __iomem *dst1;
 225         u32 __iomem *dst;
 226         u32 val;
 227         int x, y;
 228
 229         src1 = image->data;
 230         dst1 = info->screen_base + (image->dy * info->fix.line_length)
 231                  + ((image->dx / 8) * 4);
 232
 233         for (y = 0; y < image->height; y++) {
 234                 src = src1;
 235                 dst = (u32 __iomem *) dst1;
 236                 for (x = 0; x < image->width; x += 8) {
 237                         val = *(src++) * 0x01010101;
 238                         val = (val & fg) | (~val & bg);
 239                         fb_writel(val, dst++);
 240                 }
 241                 src1 += image->width / 8;
 242                 dst1 += info->fix.line_length;
 243         }
 244
 245 }
 246
 247 /* s3fb_iplan_fillrect silently assumes that almost everything is 8-pixel aligned */
 248 static void s3fb_iplan_fillrect(struct fb_info *info, const struct fb_fillrect *rect)
 249 {
 250         u32 fg = expand_color(rect->color);
 251         u8 __iomem *dst1;
 252         u32 __iomem *dst;
 253         int x, y;
 254
 255         dst1 = info->screen_base + (rect->dy * info->fix.line_length)
 256                  + ((rect->dx / 8) * 4);
 257
 258         for (y = 0; y < rect->height; y++) {
 259                 dst = (u32 __iomem *) dst1;
 260                 for (x = 0; x < rect->width; x += 8) {
 261                         fb_writel(fg, dst++);
 262                 }
 263                 dst1 += info->fix.line_length;
 264         }
 265 }
 266
 267
 268 /* image data is MSB-first, fb structure is high-nibble-in-low-byte-first */
 269 static inline u32 expand_pixel(u32 c)
 270 {
 271         return (((c &  1) << 24) | ((c &  2) << 27) | ((c &  4) << 14) | ((c &   8) << 17) |
 272                 ((c & 16) <<  4) | ((c & 32) <<  7) | ((c & 64) >>  6) | ((c & 128) >>  3)) * 0xF;
 273 }
 274
 275 /* s3fb_cfb4_imageblit silently assumes that almost everything is 8-pixel aligned */
 276 static void s3fb_cfb4_imageblit(struct fb_info *info, const struct fb_image *image)
 277 {
 278         u32 fg = image->fg_color * 0x11111111;
 279         u32 bg = image->bg_color * 0x11111111;
 280         const u8 *src1, *src;
 281         u8 __iomem *dst1;
 282         u32 __iomem *dst;
 283         u32 val;
 284         int x, y;
 285
 286         src1 = image->data;
 287         dst1 = info->screen_base + (image->dy * info->fix.line_length)
 288                  + ((image->dx / 8) * 4);
 289
 290         for (y = 0; y < image->height; y++) {
 291                 src = src1;
 292                 dst = (u32 __iomem *) dst1;
 293                 for (x = 0; x < image->width; x += 8) {
 294                         val = expand_pixel(*(src++));
 295                         val = (val & fg) | (~val & bg);
 296                         fb_writel(val, dst++);
 297                 }
 298                 src1 += image->width / 8;
 299                 dst1 += info->fix.line_length;
 300         }
 301 }
 302
 303 static void s3fb_imageblit(struct fb_info *info, const struct fb_image *image)
 304 {
 305         if ((info->var.bits_per_pixel == 4) && (image->depth == 1)
 306             && ((image->width % 8) == 0) && ((image->dx % 8) == 0)) {
 307                 if (info->fix.type == FB_TYPE_INTERLEAVED_PLANES)
 308                         s3fb_iplan_imageblit(info, image);
 309                 else
 310                         s3fb_cfb4_imageblit(info, image);
 311         } else
 312                 cfb_imageblit(info, image);
 313 }
 314
 315 static void s3fb_fillrect(struct fb_info *info, const struct fb_fillrect *rect)
 316 {
 317         if ((info->var.bits_per_pixel == 4)
 318             && ((rect->width % 8) == 0) && ((rect->dx % 8) == 0)
 319             && (info->fix.type == FB_TYPE_INTERLEAVED_PLANES))
 320                 s3fb_iplan_fillrect(info, rect);
 321          else
 322                 cfb_fillrect(info, rect);
 323 }
 324
 325
 326
 327 /* ------------------------------------------------------------------------- */
 328
 329
 330 static void s3_set_pixclock(struct fb_info *info, u32 pixclock)
 331 {
 332         u16 m, n, r;
 333         u8 regval;
 334         int rv;
 335
 336         rv = svga_compute_pll(&s3_pll, 1000000000 / pixclock, &m, &n, &r, info->node);
 337         if (rv < 0) {
 338                 printk(KERN_ERR "fb%d: cannot set requested pixclock, keeping old value\n", info->node);
 339                 return;
 340         }
 341
 342         /* Set VGA misc register  */
 343         regval = vga_r(NULL, VGA_MIS_R);
 344         vga_w(NULL, VGA_MIS_W, regval | VGA_MIS_ENB_PLL_LOAD);
 345
 346         /* Set S3 clock registers */
 347         vga_wseq(NULL, 0x12, ((n - 2) | (r << 5)));
 348         vga_wseq(NULL, 0x13, m - 2);
 349
 350         udelay(1000);
 351
 352         /* Activate clock - write 0, 1, 0 to seq/15 bit 5 */
 353         regval = vga_rseq (NULL, 0x15); /* | 0x80; */
 354         vga_wseq(NULL, 0x15, regval & ~(1<<5));
 355         vga_wseq(NULL, 0x15, regval |  (1<<5));
 356         vga_wseq(NULL, 0x15, regval & ~(1<<5));
 357 }
 358
 359
 360 /* Open framebuffer */
 361
 362 static int s3fb_open(struct fb_info *info, int user)
 363 {
 364         struct s3fb_info *par = info->par;
 365
 366         mutex_lock(&(par->open_lock));
 367         if (par->ref_count == 0) {
 368                 memset(&(par->state), 0, sizeof(struct vgastate));
 369                 par->state.flags = VGA_SAVE_MODE | VGA_SAVE_FONTS | VGA_SAVE_CMAP;
 370                 par->state.num_crtc = 0x70;
 371                 par->state.num_seq = 0x20;
 372                 save_vga(&(par->state));
 373         }
 374
 375         par->ref_count++;
 376         mutex_unlock(&(par->open_lock));
 377
 378         return 0;
 379 }
 380
 381 /* Close framebuffer */
 382
 383 static int s3fb_release(struct fb_info *info, int user)
 384 {
 385         struct s3fb_info *par = info->par;
 386
 387         mutex_lock(&(par->open_lock));
 388         if (par->ref_count == 0) {
 389                 mutex_unlock(&(par->open_lock));
 390                 return -EINVAL;
 391         }
 392
 393         if (par->ref_count == 1)
 394                 restore_vga(&(par->state));
 395
 396         par->ref_count--;
 397         mutex_unlock(&(par->open_lock));
 398
 399         return 0;
 400 }
 401
 402 /* Validate passed in var */
 403
 404 static int s3fb_check_var(struct fb_var_screeninfo *var, struct fb_info *info)
 405 {
 406         struct s3fb_info *par = info->par;
 407         int rv, mem, step;
 408
 409         /* Find appropriate format */
 410         rv = svga_match_format (s3fb_formats, var, NULL);
 411         if ((rv < 0) || ((par->chip == CHIP_988_VIRGE_VX) ? (rv == 7) : (rv == 6)))
 412         {               /* 24bpp on VIRGE VX, 32bpp on others */
 413                 printk(KERN_ERR "fb%d: unsupported mode requested\n", info->node);
 414                 return rv;
 415         }
 416
 417         /* Do not allow to have real resoulution larger than virtual */
 418         if (var->xres > var->xres_virtual)
 419                 var->xres_virtual = var->xres;
 420
 421         if (var->yres > var->yres_virtual)
 422                 var->yres_virtual = var->yres;
 423
 424         /* Round up xres_virtual to have proper alignment of lines */
 425         step = s3fb_formats[rv].xresstep - 1;
 426         var->xres_virtual = (var->xres_virtual+step) & ~step;
 427
 428         /* Check whether have enough memory */
 429         mem = ((var->bits_per_pixel * var->xres_virtual) >> 3) * var->yres_virtual;
 430         if (mem > info->screen_size)
 431         {
 432                 printk(KERN_ERR "fb%d: not enough framebuffer memory (%d kB requested , %d kB available)\n",
 433                         info->node, mem >> 10, (unsigned int) (info->screen_size >> 10));
 434                 return -EINVAL;
 435         }
 436
 437         rv = svga_check_timings (&s3_timing_regs, var, info->node);
 438         if (rv < 0)
 439         {
 440                 printk(KERN_ERR "fb%d: invalid timings requested\n", info->node);
 441                 return rv;
 442         }
 443
 444         return 0;
 445 }
 446
 447 /* Set video mode from par */
 448
 449 static int s3fb_set_par(struct fb_info *info)
 450 {
 451         struct s3fb_info *par = info->par;
 452         u32 value, mode, hmul, offset_value, screen_size, multiplex;
 453         u32 bpp = info->var.bits_per_pixel;
 454
 455         if (bpp != 0) {
 456                 info->fix.ypanstep = 1;
 457                 info->fix.line_length = (info->var.xres_virtual * bpp) / 8;
 458
 459                 info->flags &= ~FBINFO_MISC_TILEBLITTING;
 460                 info->tileops = NULL;
 461
 462                 /* supports blit rectangles of any dimension */
 463                 info->pixmap.blit_x = ~(u32)0;
 464                 info->pixmap.blit_y = ~(u32)0;
 465                 offset_value = (info->var.xres_virtual * bpp) / 64;
 466                 screen_size = info->var.yres_virtual * info->fix.line_length;
 467         } else {
 468                 info->fix.ypanstep = 16;
 469                 info->fix.line_length = 0;
 470
 471                 info->flags |= FBINFO_MISC_TILEBLITTING;
 472                 info->tileops = fasttext ? &s3fb_fast_tile_ops : &s3fb_tile_ops;
 473                 /* supports 8x16 tiles only */
 474                 info->pixmap.blit_x = 1 << (8 - 1);
 475                 info->pixmap.blit_y = 1 << (16 - 1);
 476
 477                 offset_value = info->var.xres_virtual / 16;
 478                 screen_size = (info->var.xres_virtual * info->var.yres_virtual) / 64;
 479         }
 480
 481         info->var.xoffset = 0;
 482         info->var.yoffset = 0;
 483         info->var.activate = FB_ACTIVATE_NOW;
 484
 485         /* Unlock registers */
 486         vga_wcrt(NULL, 0x38, 0x48);
 487         vga_wcrt(NULL, 0x39, 0xA5);
 488         vga_wseq(NULL, 0x08, 0x06);
 489         svga_wcrt_mask(0x11, 0x00, 0x80);
 490
 491         /* Blank screen and turn off sync */
 492         svga_wseq_mask(0x01, 0x20, 0x20);
 493         svga_wcrt_mask(0x17, 0x00, 0x80);
 494
 495         /* Set default values */
 496         svga_set_default_gfx_regs();
 497         svga_set_default_atc_regs();
 498         svga_set_default_seq_regs();
 499         svga_set_default_crt_regs();
 500         svga_wcrt_multi(s3_line_compare_regs, 0xFFFFFFFF);
 501         svga_wcrt_multi(s3_start_address_regs, 0);
 502
 503         /* S3 specific initialization */
 504         svga_wcrt_mask(0x58, 0x10, 0x10); /* enable linear framebuffer */
 505         svga_wcrt_mask(0x31, 0x08, 0x08); /* enable sequencer access to framebuffer above 256 kB */
 506
 507 /*      svga_wcrt_mask(0x33, 0x08, 0x08); */ /* DDR ?   */
 508 /*      svga_wcrt_mask(0x43, 0x01, 0x01); */ /* DDR ?   */
 509         svga_wcrt_mask(0x33, 0x00, 0x08); /* no DDR ?   */
 510         svga_wcrt_mask(0x43, 0x00, 0x01); /* no DDR ?   */
 511
 512         svga_wcrt_mask(0x5D, 0x00, 0x28); // Clear strange HSlen bits
 513
 514 /*      svga_wcrt_mask(0x58, 0x03, 0x03); */
 515
 516 /*      svga_wcrt_mask(0x53, 0x12, 0x13); */ /* enable MMIO */
 517 /*      svga_wcrt_mask(0x40, 0x08, 0x08); */ /* enable write buffer */
 518
 519
 520         /* Set the offset register */
 521         pr_debug("fb%d: offset register       : %d\n", info->node, offset_value);
 522         svga_wcrt_multi(s3_offset_regs, offset_value);
 523
 524         vga_wcrt(NULL, 0x54, 0x18); /* M parameter */
 525         vga_wcrt(NULL, 0x60, 0xff); /* N parameter */
 526         vga_wcrt(NULL, 0x61, 0xff); /* L parameter */
 527         vga_wcrt(NULL, 0x62, 0xff); /* L parameter */
 528
 529         vga_wcrt(NULL, 0x3A, 0x35);
 530         svga_wattr(0x33, 0x00);
 531
 532         if (info->var.vmode & FB_VMODE_DOUBLE)
 533                 svga_wcrt_mask(0x09, 0x80, 0x80);
 534         else
 535                 svga_wcrt_mask(0x09, 0x00, 0x80);
 536
 537         if (info->var.vmode & FB_VMODE_INTERLACED)
 538                 svga_wcrt_mask(0x42, 0x20, 0x20);
 539         else
 540                 svga_wcrt_mask(0x42, 0x00, 0x20);
 541
 542         /* Disable hardware graphics cursor */
 543         svga_wcrt_mask(0x45, 0x00, 0x01);
 544         /* Disable Streams engine */
 545         svga_wcrt_mask(0x67, 0x00, 0x0C);
 546
 547         mode = svga_match_format(s3fb_formats, &(info->var), &(info->fix));
 548
 549         /* S3 virge DX hack */
 550         if (par->chip == CHIP_375_VIRGE_DX) {
 551                 vga_wcrt(NULL, 0x86, 0x80);
 552                 vga_wcrt(NULL, 0x90, 0x00);
 553         }
 554
 555         /* S3 virge VX hack */
 556         if (par->chip == CHIP_988_VIRGE_VX) {
 557                 vga_wcrt(NULL, 0x50, 0x00);
 558                 vga_wcrt(NULL, 0x67, 0x50);
 559
 560                 vga_wcrt(NULL, 0x63, (mode <= 2) ? 0x90 : 0x09);
 561                 vga_wcrt(NULL, 0x66, 0x90);
 562         }
 563
 564         svga_wcrt_mask(0x31, 0x00, 0x40);
 565         multiplex = 0;
 566         hmul = 1;
 567
 568         /* Set mode-specific register values */
 569         switch (mode) {
 570         case 0:
 571                 pr_debug("fb%d: text mode\n", info->node);
 572                 svga_set_textmode_vga_regs();
 573
 574                 /* Set additional registers like in 8-bit mode */
 575                 svga_wcrt_mask(0x50, 0x00, 0x30);
 576                 svga_wcrt_mask(0x67, 0x00, 0xF0);
 577
 578                 /* Disable enhanced mode */
 579                 svga_wcrt_mask(0x3A, 0x00, 0x30);
 580
 581                 if (fasttext) {
 582                         pr_debug("fb%d: high speed text mode set\n", info->node);
 583                         svga_wcrt_mask(0x31, 0x40, 0x40);
 584                 }
 585                 break;
 586         case 1:
 587                 pr_debug("fb%d: 4 bit pseudocolor\n", info->node);
 588                 vga_wgfx(NULL, VGA_GFX_MODE, 0x40);
 589
 590                 /* Set additional registers like in 8-bit mode */
 591                 svga_wcrt_mask(0x50, 0x00, 0x30);
 592                 svga_wcrt_mask(0x67, 0x00, 0xF0);
 593
 594                 /* disable enhanced mode */
 595                 svga_wcrt_mask(0x3A, 0x00, 0x30);
 596                 break;
 597         case 2:
 598                 pr_debug("fb%d: 4 bit pseudocolor, planar\n", info->node);
 599
 600                 /* Set additional registers like in 8-bit mode */
 601                 svga_wcrt_mask(0x50, 0x00, 0x30);
 602                 svga_wcrt_mask(0x67, 0x00, 0xF0);
 603
 604                 /* disable enhanced mode */
 605                 svga_wcrt_mask(0x3A, 0x00, 0x30);
 606                 break;
 607         case 3:
 608                 pr_debug("fb%d: 8 bit pseudocolor\n", info->node);
 609                 if (info->var.pixclock > 20000) {
 610                         svga_wcrt_mask(0x50, 0x00, 0x30);
 611                         svga_wcrt_mask(0x67, 0x00, 0xF0);
 612                 } else {
 613                         svga_wcrt_mask(0x50, 0x00, 0x30);
 614                         svga_wcrt_mask(0x67, 0x10, 0xF0);
 615                         multiplex = 1;
 616                 }
 617                 break;
 618         case 4:
 619                 pr_debug("fb%d: 5/5/5 truecolor\n", info->node);
 620                 if (par->chip == CHIP_988_VIRGE_VX) {
 621                         if (info->var.pixclock > 20000)
 622                                 svga_wcrt_mask(0x67, 0x20, 0xF0);
 623                         else
 624                                 svga_wcrt_mask(0x67, 0x30, 0xF0);
 625                 } else {
 626                         svga_wcrt_mask(0x50, 0x10, 0x30);
 627                         svga_wcrt_mask(0x67, 0x30, 0xF0);
 628                         hmul = 2;
 629                 }
 630                 break;
 631         case 5:
 632                 pr_debug("fb%d: 5/6/5 truecolor\n", info->node);
 633                 if (par->chip == CHIP_988_VIRGE_VX) {
 634                         if (info->var.pixclock > 20000)
 635                                 svga_wcrt_mask(0x67, 0x40, 0xF0);
 636                         else
 637                                 svga_wcrt_mask(0x67, 0x50, 0xF0);
 638                 } else {
 639                         svga_wcrt_mask(0x50, 0x10, 0x30);
 640                         svga_wcrt_mask(0x67, 0x50, 0xF0);
 641                         hmul = 2;
 642                 }
 643                 break;
 644         case 6:
 645                 /* VIRGE VX case */
 646                 pr_debug("fb%d: 8/8/8 truecolor\n", info->node);
 647                 svga_wcrt_mask(0x67, 0xD0, 0xF0);
 648                 break;
 649         case 7:
 650                 pr_debug("fb%d: 8/8/8/8 truecolor\n", info->node);
 651                 svga_wcrt_mask(0x50, 0x30, 0x30);
 652                 svga_wcrt_mask(0x67, 0xD0, 0xF0);
 653                 break;
 654         default:
 655                 printk(KERN_ERR "fb%d: unsupported mode - bug\n", info->node);
 656                 return -EINVAL;
 657         }
 658
 659         if (par->chip != CHIP_988_VIRGE_VX) {
 660                 svga_wseq_mask(0x15, multiplex ? 0x10 : 0x00, 0x10);
 661                 svga_wseq_mask(0x18, multiplex ? 0x80 : 0x00, 0x80);
 662         }
 663
 664         s3_set_pixclock(info, info->var.pixclock);
 665         svga_set_timings(&s3_timing_regs, &(info->var), hmul, 1,
 666                          (info->var.vmode & FB_VMODE_DOUBLE)     ? 2 : 1,
 667                          (info->var.vmode & FB_VMODE_INTERLACED) ? 2 : 1,
 668                          hmul, info->node);
 669
 670         /* Set interlaced mode start/end register */
 671         value = info->var.xres + info->var.left_margin + info->var.right_margin + info->var.hsync_len;
 672         value = ((value * hmul) / 8) - 5;
 673         vga_wcrt(NULL, 0x3C, (value + 1) / 2);
 674
 675         memset_io(info->screen_base, 0x00, screen_size);
 676         /* Device and screen back on */
 677         svga_wcrt_mask(0x17, 0x80, 0x80);
 678         svga_wseq_mask(0x01, 0x00, 0x20);
 679
 680         return 0;
 681 }
 682
 683 /* Set a colour register */
 684
 685 static int s3fb_setcolreg(u_int regno, u_int red, u_int green, u_int blue,
 686                                 u_int transp, struct fb_info *fb)
 687 {
 688         switch (fb->var.bits_per_pixel) {
 689         case 0:
 690         case 4:
 691                 if (regno >= 16)
 692                         return -EINVAL;
 693
 694                 if ((fb->var.bits_per_pixel == 4) &&
 695                     (fb->var.nonstd == 0)) {
 696                         outb(0xF0, VGA_PEL_MSK);
 697                         outb(regno*16, VGA_PEL_IW);
 698                 } else {
 699                         outb(0x0F, VGA_PEL_MSK);
 700                         outb(regno, VGA_PEL_IW);
 701                 }
 702                 outb(red >> 10, VGA_PEL_D);
 703                 outb(green >> 10, VGA_PEL_D);
 704                 outb(blue >> 10, VGA_PEL_D);
 705                 break;
 706         case 8:
 707                 if (regno >= 256)
 708                         return -EINVAL;
 709
 710                 outb(0xFF, VGA_PEL_MSK);
 711                 outb(regno, VGA_PEL_IW);
 712                 outb(red >> 10, VGA_PEL_D);
 713                 outb(green >> 10, VGA_PEL_D);
 714                 outb(blue >> 10, VGA_PEL_D);
 715                 break;
 716         case 16:
 717                 if (regno >= 16)
 718                         return 0;
 719
 720                 if (fb->var.green.length == 5)
 721                         ((u32*)fb->pseudo_palette)[regno] = ((red & 0xF800) >> 1) |
 722                                 ((green & 0xF800) >> 6) | ((blue & 0xF800) >> 11);
 723                 else if (fb->var.green.length == 6)
 724                         ((u32*)fb->pseudo_palette)[regno] = (red & 0xF800) |
 725                                 ((green & 0xFC00) >> 5) | ((blue & 0xF800) >> 11);
 726                 else return -EINVAL;
 727                 break;
 728         case 24:
 729         case 32:
 730                 if (regno >= 16)
 731                         return 0;
 732
 733                 ((u32*)fb->pseudo_palette)[regno] = ((red & 0xFF00) << 8) |
 734                         (green & 0xFF00) | ((blue & 0xFF00) >> 8);
 735                 break;
 736         default:
 737                 return -EINVAL;
 738         }
 739
 740         return 0;
 741 }
 742
 743
 744 /* Set the display blanking state */
 745
 746 static int s3fb_blank(int blank_mode, struct fb_info *info)
 747 {
 748         switch (blank_mode) {
 749         case FB_BLANK_UNBLANK:
 750                 pr_debug("fb%d: unblank\n", info->node);
 751                 svga_wcrt_mask(0x56, 0x00, 0x06);
 752                 svga_wseq_mask(0x01, 0x00, 0x20);
 753                 break;
 754         case FB_BLANK_NORMAL:
 755                 pr_debug("fb%d: blank\n", info->node);
 756                 svga_wcrt_mask(0x56, 0x00, 0x06);
 757                 svga_wseq_mask(0x01, 0x20, 0x20);
 758                 break;
 759         case FB_BLANK_HSYNC_SUSPEND:
 760                 pr_debug("fb%d: hsync\n", info->node);
 761                 svga_wcrt_mask(0x56, 0x02, 0x06);
 762                 svga_wseq_mask(0x01, 0x20, 0x20);
 763                 break;
 764         case FB_BLANK_VSYNC_SUSPEND:
 765                 pr_debug("fb%d: vsync\n", info->node);
 766                 svga_wcrt_mask(0x56, 0x04, 0x06);
 767                 svga_wseq_mask(0x01, 0x20, 0x20);
 768                 break;
 769         case FB_BLANK_POWERDOWN:
 770                 pr_debug("fb%d: sync down\n", info->node);
 771                 svga_wcrt_mask(0x56, 0x06, 0x06);
 772                 svga_wseq_mask(0x01, 0x20, 0x20);
 773                 break;
 774         }
 775
 776         return 0;
 777 }
 778
 779
 780 /* Pan the display */
 781
 782 static int s3fb_pan_display(struct fb_var_screeninfo *var, struct fb_info *info) {
 783
 784         unsigned int offset;
 785
 786         /* Calculate the offset */
 787         if (var->bits_per_pixel == 0) {
 788                 offset = (var->yoffset / 16) * (var->xres_virtual / 2) + (var->xoffset / 2);
 789                 offset = offset >> 2;
 790         } else {
 791                 offset = (var->yoffset * info->fix.line_length) +
 792                          (var->xoffset * var->bits_per_pixel / 8);
 793                 offset = offset >> 2;
 794         }
 795
 796         /* Set the offset */
 797         svga_wcrt_multi(s3_start_address_regs, offset);
 798
 799         return 0;
 800 }
 801
 802 /* ------------------------------------------------------------------------- */
 803
 804 /* Frame buffer operations */
 805
 806 static struct fb_ops s3fb_ops = {
 807         .owner          = THIS_MODULE,
 808         .fb_open        = s3fb_open,
 809         .fb_release     = s3fb_release,
 810         .fb_check_var   = s3fb_check_var,
 811         .fb_set_par     = s3fb_set_par,
 812         .fb_setcolreg   = s3fb_setcolreg,
 813         .fb_blank       = s3fb_blank,
 814         .fb_pan_display = s3fb_pan_display,
 815         .fb_fillrect    = s3fb_fillrect,
 816         .fb_copyarea    = cfb_copyarea,
 817         .fb_imageblit   = s3fb_imageblit,
 818 };
 819
 820 /* ------------------------------------------------------------------------- */
 821
 822 static int __devinit s3_identification(int chip)
 823 {
 824         if (chip == CHIP_XXX_TRIO) {
 825                 u8 cr30 = vga_rcrt(NULL, 0x30);
 826                 u8 cr2e = vga_rcrt(NULL, 0x2e);
 827                 u8 cr2f = vga_rcrt(NULL, 0x2f);
 828
 829                 if ((cr30 == 0xE0) || (cr30 == 0xE1)) {
 830                         if (cr2e == 0x10)
 831                                 return CHIP_732_TRIO32;
 832                         if (cr2e == 0x11) {
 833                                 if (! (cr2f & 0x40))
 834                                         return CHIP_764_TRIO64;
 835                                 else
 836                                         return CHIP_765_TRIO64VP;
 837                         }
 838                 }
 839         }
 840
 841         if (chip == CHIP_XXX_TRIO64V2_DXGX) {
 842                 u8 cr6f = vga_rcrt(NULL, 0x6f);
 843
 844                 if (! (cr6f & 0x01))
 845                         return CHIP_775_TRIO64V2_DX;
 846                 else
 847                         return CHIP_785_TRIO64V2_GX;
 848         }
 849
 850         if (chip == CHIP_XXX_VIRGE_DXGX) {
 851                 u8 cr6f = vga_rcrt(NULL, 0x6f);
 852
 853                 if (! (cr6f & 0x01))
 854                         return CHIP_375_VIRGE_DX;
 855                 else
 856                         return CHIP_385_VIRGE_GX;
 857         }
 858
 859         return CHIP_UNKNOWN;
 860 }
 861
 862
 863 /* PCI probe */
 864
 865 static int __devinit s3_pci_probe(struct pci_dev *dev, const struct pci_device_id *id)
 866 {
 867         struct fb_info *info;
 868         struct s3fb_info *par;
 869         int rc;
 870         u8 regval, cr38, cr39;
 871
 872         /* Ignore secondary VGA device because there is no VGA arbitration */
 873         if (! svga_primary_device(dev)) {
 874                 dev_info(&(dev->dev), "ignoring secondary device\n");
 875                 return -ENODEV;
 876         }
 877
 878         /* Allocate and fill driver data structure */
 879         info = framebuffer_alloc(sizeof(struct s3fb_info), NULL);
 880         if (!info) {
 881                 dev_err(&(dev->dev), "cannot allocate memory\n");
 882                 return -ENOMEM;
 883         }
 884
 885         par = info->par;
 886         mutex_init(&par->open_lock);
 887
 888         info->flags = FBINFO_PARTIAL_PAN_OK | FBINFO_HWACCEL_YPAN;
 889         info->fbops = &s3fb_ops;
 890
 891         /* Prepare PCI device */
 892         rc = pci_enable_device(dev);
 893         if (rc < 0) {
 894                 dev_err(&(dev->dev), "cannot enable PCI device\n");
 895                 goto err_enable_device;
 896         }
 897
 898         rc = pci_request_regions(dev, "s3fb");
 899         if (rc < 0) {
 900                 dev_err(&(dev->dev), "cannot reserve framebuffer region\n");
 901                 goto err_request_regions;
 902         }
 903
 904
 905         info->fix.smem_start = pci_resource_start(dev, 0);
 906         info->fix.smem_len = pci_resource_len(dev, 0);
 907
 908         /* Map physical IO memory address into kernel space */
 909         info->screen_base = pci_iomap(dev, 0, 0);
 910         if (! info->screen_base) {
 911                 rc = -ENOMEM;
 912                 dev_err(&(dev->dev), "iomap for framebuffer failed\n");
 913                 goto err_iomap;
 914         }
 915
 916         /* Unlock regs */
 917         cr38 = vga_rcrt(NULL, 0x38);
 918         cr39 = vga_rcrt(NULL, 0x39);
 919         vga_wseq(NULL, 0x08, 0x06);
 920         vga_wcrt(NULL, 0x38, 0x48);
 921         vga_wcrt(NULL, 0x39, 0xA5);
 922
 923         /* Find how many physical memory there is on card */
 924         /* 0x36 register is accessible even if other registers are locked */
 925         regval = vga_rcrt(NULL, 0x36);
 926         info->screen_size = s3_memsizes[regval >> 5] << 10;
 927         info->fix.smem_len = info->screen_size;
 928
 929         par->chip = id->driver_data & CHIP_MASK;
 930         par->rev = vga_rcrt(NULL, 0x2f);
 931         if (par->chip & CHIP_UNDECIDED_FLAG)
 932                 par->chip = s3_identification(par->chip);
 933
 934         /* Find MCLK frequency */
 935         regval = vga_rseq(NULL, 0x10);
 936         par->mclk_freq = ((vga_rseq(NULL, 0x11) + 2) * 14318) / ((regval & 0x1F)  + 2);
 937         par->mclk_freq = par->mclk_freq >> (regval >> 5);
 938
 939         /* Restore locks */
 940         vga_wcrt(NULL, 0x38, cr38);
 941         vga_wcrt(NULL, 0x39, cr39);
 942
 943         strcpy(info->fix.id, s3_names [par->chip]);
 944         info->fix.mmio_start = 0;
 945         info->fix.mmio_len = 0;
 946         info->fix.type = FB_TYPE_PACKED_PIXELS;
 947         info->fix.visual = FB_VISUAL_PSEUDOCOLOR;
 948         info->fix.ypanstep = 0;
 949         info->fix.accel = FB_ACCEL_NONE;
 950         info->pseudo_palette = (void*) (par->pseudo_palette);
 951
 952         /* Prepare startup mode */
 953         rc = fb_find_mode(&(info->var), info, mode, NULL, 0, NULL, 8);
 954         if (! ((rc == 1) || (rc == 2))) {
 955                 rc = -EINVAL;
 956                 dev_err(&(dev->dev), "mode %s not found\n", mode);
 957                 goto err_find_mode;
 958         }
 959
 960         rc = fb_alloc_cmap(&info->cmap, 256, 0);
 961         if (rc < 0) {
 962                 dev_err(&(dev->dev), "cannot allocate colormap\n");
 963                 goto err_alloc_cmap;
 964         }
 965
 966         rc = register_framebuffer(info);
 967         if (rc < 0) {
 968                 dev_err(&(dev->dev), "cannot register framebuffer\n");
 969                 goto err_reg_fb;
 970         }
 971
 972         printk(KERN_INFO "fb%d: %s on %s, %d MB RAM, %d MHz MCLK\n", info->node, info->fix.id,
 973                  pci_name(dev), info->fix.smem_len >> 20, (par->mclk_freq + 500) / 1000);
 974
 975         if (par->chip == CHIP_UNKNOWN)
 976                 printk(KERN_INFO "fb%d: unknown chip, CR2D=%x, CR2E=%x, CRT2F=%x, CRT30=%x\n",
 977                         info->node, vga_rcrt(NULL, 0x2d), vga_rcrt(NULL, 0x2e),
 978                         vga_rcrt(NULL, 0x2f), vga_rcrt(NULL, 0x30));
 979
 980         /* Record a reference to the driver data */
 981         pci_set_drvdata(dev, info);
 982
 983 #ifdef CONFIG_MTRR
 984         if (mtrr) {
 985                 par->mtrr_reg = -1;
 986                 par->mtrr_reg = mtrr_add(info->fix.smem_start, info->fix.smem_len, MTRR_TYPE_WRCOMB, 1);
 987         }
 988 #endif
 989
 990         return 0;
 991
 992         /* Error handling */
 993 err_reg_fb:
 994         fb_dealloc_cmap(&info->cmap);
 995 err_alloc_cmap:
 996 err_find_mode:
 997         pci_iounmap(dev, info->screen_base);
 998 err_iomap:
 999         pci_release_regions(dev);
1000 err_request_regions:
1001 /*      pci_disable_device(dev); */
1002 err_enable_device:
1003         framebuffer_release(info);
1004         return rc;
1005 }
1006
1007
1008 /* PCI remove */
1009
1010 static void __devexit s3_pci_remove(struct pci_dev *dev)
1011 {
1012         struct fb_info *info = pci_get_drvdata(dev);
1013
1014         if (info) {
1015
1016 #ifdef CONFIG_MTRR
1017                 struct s3fb_info *par = info->par;
1018
1019                 if (par->mtrr_reg >= 0) {
1020                         mtrr_del(par->mtrr_reg, 0, 0);
1021                         par->mtrr_reg = -1;
1022                 }
1023 #endif
1024
1025                 unregister_framebuffer(info);
1026                 fb_dealloc_cmap(&info->cmap);
1027
1028                 pci_iounmap(dev, info->screen_base);
1029                 pci_release_regions(dev);
1030 /*              pci_disable_device(dev); */
1031
1032                 pci_set_drvdata(dev, NULL);
1033                 framebuffer_release(info);
1034         }
1035 }
1036
1037 /* PCI suspend */
1038
1039 static int s3_pci_suspend(struct pci_dev* dev, pm_message_t state)
1040 {
1041         struct fb_info *info = pci_get_drvdata(dev);
1042         struct s3fb_info *par = info->par;
1043
1044         dev_info(&(dev->dev), "suspend\n");
1045
1046         acquire_console_sem();
1047         mutex_lock(&(par->open_lock));
1048
1049         if ((state.event == PM_EVENT_FREEZE) || (par->ref_count == 0)) {
1050                 mutex_unlock(&(par->open_lock));
1051                 release_console_sem();
1052                 return 0;
1053         }
1054
1055         fb_set_suspend(info, 1);
1056
1057         pci_save_state(dev);
1058         pci_disable_device(dev);
1059         pci_set_power_state(dev, pci_choose_state(dev, state));
1060
1061         mutex_unlock(&(par->open_lock));
1062         release_console_sem();
1063
1064         return 0;
1065 }
1066
1067
1068 /* PCI resume */
1069
1070 static int s3_pci_resume(struct pci_dev* dev)
1071 {
1072         struct fb_info *info = pci_get_drvdata(dev);
1073         struct s3fb_info *par = info->par;
1074         int err;
1075
1076         dev_info(&(dev->dev), "resume\n");
1077
1078         acquire_console_sem();
1079         mutex_lock(&(par->open_lock));
1080
1081         if (par->ref_count == 0) {
1082                 mutex_unlock(&(par->open_lock));
1083                 release_console_sem();
1084                 return 0;
1085         }
1086
1087         pci_set_power_state(dev, PCI_D0);
1088         pci_restore_state(dev);
1089         err = pci_enable_device(dev);
1090         if (err) {
1091                 mutex_unlock(&(par->open_lock));
1092                 release_console_sem();
1093                 dev_err(&(dev->dev), "error %d enabling device for resume\n", err);
1094                 return err;
1095         }
1096         pci_set_master(dev);
1097
1098         s3fb_set_par(info);
1099         fb_set_suspend(info, 0);
1100
1101         mutex_unlock(&(par->open_lock));
1102         release_console_sem();
1103
1104         return 0;
1105 }
1106
1107
1108 /* List of boards that we are trying to support */
1109
1110 static struct pci_device_id s3_devices[] __devinitdata = {
1111         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8810), .driver_data = CHIP_XXX_TRIO},
1112         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8811), .driver_data = CHIP_XXX_TRIO},
1113         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8812), .driver_data = CHIP_M65_AURORA64VP},
1114         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8814), .driver_data = CHIP_767_TRIO64UVP},
1115         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8901), .driver_data = CHIP_XXX_TRIO64V2_DXGX},
1116         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8902), .driver_data = CHIP_551_PLATO_PX},
1117
1118         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x5631), .driver_data = CHIP_325_VIRGE},
1119         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x883D), .driver_data = CHIP_988_VIRGE_VX},
1120         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8A01), .driver_data = CHIP_XXX_VIRGE_DXGX},
1121         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8A10), .driver_data = CHIP_356_VIRGE_GX2},
1122         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8A11), .driver_data = CHIP_357_VIRGE_GX2P},
1123         {PCI_DEVICE(PCI_VENDOR_ID_S3, 0x8A12), .driver_data = CHIP_359_VIRGE_GX2P},
1124
1125         {0, 0, 0, 0, 0, 0, 0}
1126 };
1127
1128
1129 MODULE_DEVICE_TABLE(pci, s3_devices);
1130
1131 static struct pci_driver s3fb_pci_driver = {
1132         .name           = "s3fb",
1133         .id_table       = s3_devices,
1134         .probe          = s3_pci_probe,
1135         .remove         = __devexit_p(s3_pci_remove),
1136         .suspend        = s3_pci_suspend,
1137         .resume         = s3_pci_resume,
1138 };
1139
1140 /* Parse user speficied options */
1141
1142 #ifndef MODULE
1143 static int  __init s3fb_setup(char *options)
1144 {
1145         char *opt;
1146
1147         if (!options || !*options)
1148                 return 0;
1149
1150         while ((opt = strsep(&options, ",")) != NULL) {
1151
1152                 if (!*opt)
1153                         continue;
1154 #ifdef CONFIG_MTRR
1155                 else if (!strncmp(opt, "mtrr:", 5))
1156                         mtrr = simple_strtoul(opt + 5, NULL, 0);
1157 #endif
1158                 else if (!strncmp(opt, "fasttext:", 9))
1159                         fasttext = simple_strtoul(opt + 9, NULL, 0);
1160                 else
1161                         mode = opt;
1162         }
1163
1164         return 0;
1165 }
1166 #endif
1167
1168 /* Cleanup */
1169
1170 static void __exit s3fb_cleanup(void)
1171 {
1172         pr_debug("s3fb: cleaning up\n");
1173         pci_unregister_driver(&s3fb_pci_driver);
1174 }
1175
1176 /* Driver Initialisation */
1177
1178 static int __init s3fb_init(void)
1179 {
1180
1181 #ifndef MODULE
1182         char *option = NULL;
1183
1184         if (fb_get_options("s3fb", &option))
1185                 return -ENODEV;
1186         s3fb_setup(option);
1187 #endif
1188
1189         pr_debug("s3fb: initializing\n");
1190         return pci_register_driver(&s3fb_pci_driver);
1191 }
1192
1193 /* ------------------------------------------------------------------------- */
1194
1195 /* Modularization */
1196
1197 module_init(s3fb_init);
1198 module_exit(s3fb_cleanup);