SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/wireless/rt2x00/rt2800usb.h

   1 /*
   2         Copyright (C) 2004 - 2009 rt2x00 SourceForge Project
   3         <http://rt2x00.serialmonkey.com>
   4
   5         This program is free software; you can redistribute it and/or modify
   6         it under the terms of the GNU General Public License as published by
   7         the Free Software Foundation; either version 2 of the License, or
   8         (at your option) any later version.
   9
  10         This program is distributed in the hope that it will be useful,
  11         but WITHOUT ANY WARRANTY; without even the implied warranty of
  12         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13         GNU General Public License for more details.
  14
  15         You should have received a copy of the GNU General Public License
  16         along with this program; if not, write to the
  17         Free Software Foundation, Inc.,
  18         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  19  */
  20
  21 /*
  22         Module: rt2800usb
  23         Abstract: Data structures and registers for the rt2800usb module.
  24         Supported chipsets: RT2800U.
  25  */
  26
  27 #ifndef RT2800USB_H
  28 #define RT2800USB_H
  29
  30 static inline void rt2800_register_read(struct rt2x00_dev *rt2x00dev,
  31                                         const unsigned int offset,
  32                                         u32 *value)
  33 {
  34         rt2x00usb_register_read(rt2x00dev, offset, value);
  35 }
  36
  37 static inline void rt2800_register_write(struct rt2x00_dev *rt2x00dev,
  38                                          const unsigned int offset,
  39                                          u32 value)
  40 {
  41         rt2x00usb_register_write(rt2x00dev, offset, value);
  42 }
  43
  44 static inline void rt2800_register_write_lock(struct rt2x00_dev *rt2x00dev,
  45                                               const unsigned int offset,
  46                                               u32 value)
  47 {
  48         rt2x00usb_register_write_lock(rt2x00dev, offset, value);
  49 }
  50
  51 /*
  52  * RF chip defines.
  53  *
  54  * RF2820 2.4G 2T3R
  55  * RF2850 2.4G/5G 2T3R
  56  * RF2720 2.4G 1T2R
  57  * RF2750 2.4G/5G 1T2R
  58  * RF3020 2.4G 1T1R
  59  * RF2020 2.4G B/G
  60  * RF3021 2.4G 1T2R
  61  * RF3022 2.4G 2T2R
  62  * RF3052 2.4G 2T2R
  63  */
  64 #define RF2820                          0x0001
  65 #define RF2850                          0x0002
  66 #define RF2720                          0x0003
  67 #define RF2750                          0x0004
  68 #define RF3020                          0x0005
  69 #define RF2020                          0x0006
  70 #define RF3021                          0x0007
  71 #define RF3022                          0x0008
  72 #define RF3052                          0x0009
  73
  74 /*
  75  * RT2870 version
  76  */
  77 #define RT2860C_VERSION                 0x28600100
  78 #define RT2860D_VERSION                 0x28600101
  79 #define RT2880E_VERSION                 0x28720200
  80 #define RT2883_VERSION                  0x28830300
  81 #define RT3070_VERSION                  0x30700200
  82
  83 /*
  84  * Signal information.
  85  * Default offset is required for RSSI <-> dBm conversion.
  86  */
  87 #define DEFAULT_RSSI_OFFSET             120 /* FIXME */
  88
  89 /*
  90  * Register layout information.
  91  */
  92 #define CSR_REG_BASE                    0x1000
  93 #define CSR_REG_SIZE                    0x0800
  94 #define EEPROM_BASE                     0x0000
  95 #define EEPROM_SIZE                     0x0110
  96 #define BBP_BASE                        0x0000
  97 #define BBP_SIZE                        0x0080
  98 #define RF_BASE                         0x0004
  99 #define RF_SIZE                         0x0010
 100
 101 /*
 102  * Number of TX queues.
 103  */
 104 #define NUM_TX_QUEUES                   4
 105
 106 /*
 107  * USB registers.
 108  */
 109
 110 /*
 111  * INT_SOURCE_CSR: Interrupt source register.
 112  * Write one to clear corresponding bit.
 113  * TX_FIFO_STATUS: FIFO Statistics is full, sw should read 0x171c
 114  */
 115 #define INT_SOURCE_CSR                  0x0200
 116 #define INT_SOURCE_CSR_RXDELAYINT       FIELD32(0x00000001)
 117 #define INT_SOURCE_CSR_TXDELAYINT       FIELD32(0x00000002)
 118 #define INT_SOURCE_CSR_RX_DONE          FIELD32(0x00000004)
 119 #define INT_SOURCE_CSR_AC0_DMA_DONE     FIELD32(0x00000008)
 120 #define INT_SOURCE_CSR_AC1_DMA_DONE     FIELD32(0x00000010)
 121 #define INT_SOURCE_CSR_AC2_DMA_DONE     FIELD32(0x00000020)
 122 #define INT_SOURCE_CSR_AC3_DMA_DONE     FIELD32(0x00000040)
 123 #define INT_SOURCE_CSR_HCCA_DMA_DONE    FIELD32(0x00000080)
 124 #define INT_SOURCE_CSR_MGMT_DMA_DONE    FIELD32(0x00000100)
 125 #define INT_SOURCE_CSR_MCU_COMMAND      FIELD32(0x00000200)
 126 #define INT_SOURCE_CSR_RXTX_COHERENT    FIELD32(0x00000400)
 127 #define INT_SOURCE_CSR_TBTT             FIELD32(0x00000800)
 128 #define INT_SOURCE_CSR_PRE_TBTT         FIELD32(0x00001000)
 129 #define INT_SOURCE_CSR_TX_FIFO_STATUS   FIELD32(0x00002000)
 130 #define INT_SOURCE_CSR_AUTO_WAKEUP      FIELD32(0x00004000)
 131 #define INT_SOURCE_CSR_GPTIMER          FIELD32(0x00008000)
 132 #define INT_SOURCE_CSR_RX_COHERENT      FIELD32(0x00010000)
 133 #define INT_SOURCE_CSR_TX_COHERENT      FIELD32(0x00020000)
 134
 135 /*
 136  * INT_MASK_CSR: Interrupt MASK register. 1: the interrupt is mask OFF.
 137  */
 138 #define INT_MASK_CSR                    0x0204
 139 #define INT_MASK_CSR_RXDELAYINT         FIELD32(0x00000001)
 140 #define INT_MASK_CSR_TXDELAYINT         FIELD32(0x00000002)
 141 #define INT_MASK_CSR_RX_DONE            FIELD32(0x00000004)
 142 #define INT_MASK_CSR_AC0_DMA_DONE       FIELD32(0x00000008)
 143 #define INT_MASK_CSR_AC1_DMA_DONE       FIELD32(0x00000010)
 144 #define INT_MASK_CSR_AC2_DMA_DONE       FIELD32(0x00000020)
 145 #define INT_MASK_CSR_AC3_DMA_DONE       FIELD32(0x00000040)
 146 #define INT_MASK_CSR_HCCA_DMA_DONE      FIELD32(0x00000080)
 147 #define INT_MASK_CSR_MGMT_DMA_DONE      FIELD32(0x00000100)
 148 #define INT_MASK_CSR_MCU_COMMAND        FIELD32(0x00000200)
 149 #define INT_MASK_CSR_RXTX_COHERENT      FIELD32(0x00000400)
 150 #define INT_MASK_CSR_TBTT               FIELD32(0x00000800)
 151 #define INT_MASK_CSR_PRE_TBTT           FIELD32(0x00001000)
 152 #define INT_MASK_CSR_TX_FIFO_STATUS     FIELD32(0x00002000)
 153 #define INT_MASK_CSR_AUTO_WAKEUP        FIELD32(0x00004000)
 154 #define INT_MASK_CSR_GPTIMER            FIELD32(0x00008000)
 155 #define INT_MASK_CSR_RX_COHERENT        FIELD32(0x00010000)
 156 #define INT_MASK_CSR_TX_COHERENT        FIELD32(0x00020000)
 157
 158 /*
 159  * WPDMA_GLO_CFG
 160  */
 161 #define WPDMA_GLO_CFG                   0x0208
 162 #define WPDMA_GLO_CFG_ENABLE_TX_DMA     FIELD32(0x00000001)
 163 #define WPDMA_GLO_CFG_TX_DMA_BUSY       FIELD32(0x00000002)
 164 #define WPDMA_GLO_CFG_ENABLE_RX_DMA     FIELD32(0x00000004)
 165 #define WPDMA_GLO_CFG_RX_DMA_BUSY       FIELD32(0x00000008)
 166 #define WPDMA_GLO_CFG_WP_DMA_BURST_SIZE FIELD32(0x00000030)
 167 #define WPDMA_GLO_CFG_TX_WRITEBACK_DONE FIELD32(0x00000040)
 168 #define WPDMA_GLO_CFG_BIG_ENDIAN        FIELD32(0x00000080)
 169 #define WPDMA_GLO_CFG_RX_HDR_SCATTER    FIELD32(0x0000ff00)
 170 #define WPDMA_GLO_CFG_HDR_SEG_LEN       FIELD32(0xffff0000)
 171
 172 /*
 173  * WPDMA_RST_IDX
 174  */
 175 #define WPDMA_RST_IDX                   0x020c
 176 #define WPDMA_RST_IDX_DTX_IDX0          FIELD32(0x00000001)
 177 #define WPDMA_RST_IDX_DTX_IDX1          FIELD32(0x00000002)
 178 #define WPDMA_RST_IDX_DTX_IDX2          FIELD32(0x00000004)
 179 #define WPDMA_RST_IDX_DTX_IDX3          FIELD32(0x00000008)
 180 #define WPDMA_RST_IDX_DTX_IDX4          FIELD32(0x00000010)
 181 #define WPDMA_RST_IDX_DTX_IDX5          FIELD32(0x00000020)
 182 #define WPDMA_RST_IDX_DRX_IDX0          FIELD32(0x00010000)
 183
 184 /*
 185  * DELAY_INT_CFG
 186  */
 187 #define DELAY_INT_CFG                   0x0210
 188 #define DELAY_INT_CFG_RXMAX_PTIME       FIELD32(0x000000ff)
 189 #define DELAY_INT_CFG_RXMAX_PINT        FIELD32(0x00007f00)
 190 #define DELAY_INT_CFG_RXDLY_INT_EN      FIELD32(0x00008000)
 191 #define DELAY_INT_CFG_TXMAX_PTIME       FIELD32(0x00ff0000)
 192 #define DELAY_INT_CFG_TXMAX_PINT        FIELD32(0x7f000000)
 193 #define DELAY_INT_CFG_TXDLY_INT_EN      FIELD32(0x80000000)
 194
 195 /*
 196  * WMM_AIFSN_CFG: Aifsn for each EDCA AC
 197  * AIFSN0: AC_BE
 198  * AIFSN1: AC_BK
 199  * AIFSN1: AC_VI
 200  * AIFSN1: AC_VO
 201  */
 202 #define WMM_AIFSN_CFG                   0x0214
 203 #define WMM_AIFSN_CFG_AIFSN0            FIELD32(0x0000000f)
 204 #define WMM_AIFSN_CFG_AIFSN1            FIELD32(0x000000f0)
 205 #define WMM_AIFSN_CFG_AIFSN2            FIELD32(0x00000f00)
 206 #define WMM_AIFSN_CFG_AIFSN3            FIELD32(0x0000f000)
 207
 208 /*
 209  * WMM_CWMIN_CSR: CWmin for each EDCA AC
 210  * CWMIN0: AC_BE
 211  * CWMIN1: AC_BK
 212  * CWMIN1: AC_VI
 213  * CWMIN1: AC_VO
 214  */
 215 #define WMM_CWMIN_CFG                   0x0218
 216 #define WMM_CWMIN_CFG_CWMIN0            FIELD32(0x0000000f)
 217 #define WMM_CWMIN_CFG_CWMIN1            FIELD32(0x000000f0)
 218 #define WMM_CWMIN_CFG_CWMIN2            FIELD32(0x00000f00)
 219 #define WMM_CWMIN_CFG_CWMIN3            FIELD32(0x0000f000)
 220
 221 /*
 222  * WMM_CWMAX_CSR: CWmax for each EDCA AC
 223  * CWMAX0: AC_BE
 224  * CWMAX1: AC_BK
 225  * CWMAX1: AC_VI
 226  * CWMAX1: AC_VO
 227  */
 228 #define WMM_CWMAX_CFG                   0x021c
 229 #define WMM_CWMAX_CFG_CWMAX0            FIELD32(0x0000000f)
 230 #define WMM_CWMAX_CFG_CWMAX1            FIELD32(0x000000f0)
 231 #define WMM_CWMAX_CFG_CWMAX2            FIELD32(0x00000f00)
 232 #define WMM_CWMAX_CFG_CWMAX3            FIELD32(0x0000f000)
 233
 234 /*
 235  * AC_TXOP0: AC_BK/AC_BE TXOP register
 236  * AC0TXOP: AC_BK in unit of 32us
 237  * AC1TXOP: AC_BE in unit of 32us
 238  */
 239 #define WMM_TXOP0_CFG                   0x0220
 240 #define WMM_TXOP0_CFG_AC0TXOP           FIELD32(0x0000ffff)
 241 #define WMM_TXOP0_CFG_AC1TXOP           FIELD32(0xffff0000)
 242
 243 /*
 244  * AC_TXOP1: AC_VO/AC_VI TXOP register
 245  * AC2TXOP: AC_VI in unit of 32us
 246  * AC3TXOP: AC_VO in unit of 32us
 247  */
 248 #define WMM_TXOP1_CFG                   0x0224
 249 #define WMM_TXOP1_CFG_AC2TXOP           FIELD32(0x0000ffff)
 250 #define WMM_TXOP1_CFG_AC3TXOP           FIELD32(0xffff0000)
 251
 252 /*
 253  * GPIO_CTRL_CFG:
 254  */
 255 #define GPIO_CTRL_CFG                   0x0228
 256 #define GPIO_CTRL_CFG_BIT0              FIELD32(0x00000001)
 257 #define GPIO_CTRL_CFG_BIT1              FIELD32(0x00000002)
 258 #define GPIO_CTRL_CFG_BIT2              FIELD32(0x00000004)
 259 #define GPIO_CTRL_CFG_BIT3              FIELD32(0x00000008)
 260 #define GPIO_CTRL_CFG_BIT4              FIELD32(0x00000010)
 261 #define GPIO_CTRL_CFG_BIT5              FIELD32(0x00000020)
 262 #define GPIO_CTRL_CFG_BIT6              FIELD32(0x00000040)
 263 #define GPIO_CTRL_CFG_BIT7              FIELD32(0x00000080)
 264 #define GPIO_CTRL_CFG_BIT8              FIELD32(0x00000100)
 265
 266 /*
 267  * MCU_CMD_CFG
 268  */
 269 #define MCU_CMD_CFG                     0x022c
 270
 271 /*
 272  * AC_BK register offsets
 273  */
 274 #define TX_BASE_PTR0                    0x0230
 275 #define TX_MAX_CNT0                     0x0234
 276 #define TX_CTX_IDX0                     0x0238
 277 #define TX_DTX_IDX0                     0x023c
 278
 279 /*
 280  * AC_BE register offsets
 281  */
 282 #define TX_BASE_PTR1                    0x0240
 283 #define TX_MAX_CNT1                     0x0244
 284 #define TX_CTX_IDX1                     0x0248
 285 #define TX_DTX_IDX1                     0x024c
 286
 287 /*
 288  * AC_VI register offsets
 289  */
 290 #define TX_BASE_PTR2                    0x0250
 291 #define TX_MAX_CNT2                     0x0254
 292 #define TX_CTX_IDX2                     0x0258
 293 #define TX_DTX_IDX2                     0x025c
 294
 295 /*
 296  * AC_VO register offsets
 297  */
 298 #define TX_BASE_PTR3                    0x0260
 299 #define TX_MAX_CNT3                     0x0264
 300 #define TX_CTX_IDX3                     0x0268
 301 #define TX_DTX_IDX3                     0x026c
 302
 303 /*
 304  * HCCA register offsets
 305  */
 306 #define TX_BASE_PTR4                    0x0270
 307 #define TX_MAX_CNT4                     0x0274
 308 #define TX_CTX_IDX4                     0x0278
 309 #define TX_DTX_IDX4                     0x027c
 310
 311 /*
 312  * MGMT register offsets
 313  */
 314 #define TX_BASE_PTR5                    0x0280
 315 #define TX_MAX_CNT5                     0x0284
 316 #define TX_CTX_IDX5                     0x0288
 317 #define TX_DTX_IDX5                     0x028c
 318
 319 /*
 320  * RX register offsets
 321  */
 322 #define RX_BASE_PTR                     0x0290
 323 #define RX_MAX_CNT                      0x0294
 324 #define RX_CRX_IDX                      0x0298
 325 #define RX_DRX_IDX                      0x029c
 326
 327 /*
 328  * USB_DMA_CFG
 329  * RX_BULK_AGG_TIMEOUT: Rx Bulk Aggregation TimeOut in unit of 33ns.
 330  * RX_BULK_AGG_LIMIT: Rx Bulk Aggregation Limit in unit of 256 bytes.
 331  * PHY_CLEAR: phy watch dog enable.
 332  * TX_CLEAR: Clear USB DMA TX path.
 333  * TXOP_HALT: Halt TXOP count down when TX buffer is full.
 334  * RX_BULK_AGG_EN: Enable Rx Bulk Aggregation.
 335  * RX_BULK_EN: Enable USB DMA Rx.
 336  * TX_BULK_EN: Enable USB DMA Tx.
 337  * EP_OUT_VALID: OUT endpoint data valid.
 338  * RX_BUSY: USB DMA RX FSM busy.
 339  * TX_BUSY: USB DMA TX FSM busy.
 340  */
 341 #define USB_DMA_CFG                     0x02a0
 342 #define USB_DMA_CFG_RX_BULK_AGG_TIMEOUT FIELD32(0x000000ff)
 343 #define USB_DMA_CFG_RX_BULK_AGG_LIMIT   FIELD32(0x0000ff00)
 344 #define USB_DMA_CFG_PHY_CLEAR           FIELD32(0x00010000)
 345 #define USB_DMA_CFG_TX_CLEAR            FIELD32(0x00080000)
 346 #define USB_DMA_CFG_TXOP_HALT           FIELD32(0x00100000)
 347 #define USB_DMA_CFG_RX_BULK_AGG_EN      FIELD32(0x00200000)
 348 #define USB_DMA_CFG_RX_BULK_EN          FIELD32(0x00400000)
 349 #define USB_DMA_CFG_TX_BULK_EN          FIELD32(0x00800000)
 350 #define USB_DMA_CFG_EP_OUT_VALID        FIELD32(0x3f000000)
 351 #define USB_DMA_CFG_RX_BUSY             FIELD32(0x40000000)
 352 #define USB_DMA_CFG_TX_BUSY             FIELD32(0x80000000)
 353
 354 /*
 355  * USB_CYC_CFG
 356  */
 357 #define USB_CYC_CFG                     0x02a4
 358 #define USB_CYC_CFG_CLOCK_CYCLE         FIELD32(0x000000ff)
 359
 360 /*
 361  * PBF_SYS_CTRL
 362  * HOST_RAM_WRITE: enable Host program ram write selection
 363  */
 364 #define PBF_SYS_CTRL                    0x0400
 365 #define PBF_SYS_CTRL_READY              FIELD32(0x00000080)
 366 #define PBF_SYS_CTRL_HOST_RAM_WRITE     FIELD32(0x00010000)
 367
 368 /*
 369  * HOST-MCU shared memory
 370  */
 371 #define HOST_CMD_CSR                    0x0404
 372 #define HOST_CMD_CSR_HOST_COMMAND       FIELD32(0x000000ff)
 373
 374 /*
 375  * PBF registers
 376  * Most are for debug. Driver doesn't touch PBF register.
 377  */
 378 #define PBF_CFG                         0x0408
 379 #define PBF_MAX_PCNT                    0x040c
 380 #define PBF_CTRL                        0x0410
 381 #define PBF_INT_STA                     0x0414
 382 #define PBF_INT_ENA                     0x0418
 383
 384 /*
 385  * BCN_OFFSET0:
 386  */
 387 #define BCN_OFFSET0                     0x042c
 388 #define BCN_OFFSET0_BCN0                FIELD32(0x000000ff)
 389 #define BCN_OFFSET0_BCN1                FIELD32(0x0000ff00)
 390 #define BCN_OFFSET0_BCN2                FIELD32(0x00ff0000)
 391 #define BCN_OFFSET0_BCN3                FIELD32(0xff000000)
 392
 393 /*
 394  * BCN_OFFSET1:
 395  */
 396 #define BCN_OFFSET1                     0x0430
 397 #define BCN_OFFSET1_BCN4                FIELD32(0x000000ff)
 398 #define BCN_OFFSET1_BCN5                FIELD32(0x0000ff00)
 399 #define BCN_OFFSET1_BCN6                FIELD32(0x00ff0000)
 400 #define BCN_OFFSET1_BCN7                FIELD32(0xff000000)
 401
 402 /*
 403  * PBF registers
 404  * Most are for debug. Driver doesn't touch PBF register.
 405  */
 406 #define TXRXQ_PCNT                      0x0438
 407 #define PBF_DBG                         0x043c
 408
 409 /*
 410  * RF registers
 411  */
 412 #define RF_CSR_CFG                      0x0500
 413 #define RF_CSR_CFG_DATA                 FIELD32(0x000000ff)
 414 #define RF_CSR_CFG_REGNUM               FIELD32(0x00001f00)
 415 #define RF_CSR_CFG_WRITE                FIELD32(0x00010000)
 416 #define RF_CSR_CFG_BUSY                 FIELD32(0x00020000)
 417
 418 /*
 419  * MAC Control/Status Registers(CSR).
 420  * Some values are set in TU, whereas 1 TU == 1024 us.
 421  */
 422
 423 /*
 424  * MAC_CSR0: ASIC revision number.
 425  * ASIC_REV: 0
 426  * ASIC_VER: 2870
 427  */
 428 #define MAC_CSR0                        0x1000
 429 #define MAC_CSR0_ASIC_REV               FIELD32(0x0000ffff)
 430 #define MAC_CSR0_ASIC_VER               FIELD32(0xffff0000)
 431
 432 /*
 433  * MAC_SYS_CTRL:
 434  */
 435 #define MAC_SYS_CTRL                    0x1004
 436 #define MAC_SYS_CTRL_RESET_CSR          FIELD32(0x00000001)
 437 #define MAC_SYS_CTRL_RESET_BBP          FIELD32(0x00000002)
 438 #define MAC_SYS_CTRL_ENABLE_TX          FIELD32(0x00000004)
 439 #define MAC_SYS_CTRL_ENABLE_RX          FIELD32(0x00000008)
 440 #define MAC_SYS_CTRL_CONTINUOUS_TX      FIELD32(0x00000010)
 441 #define MAC_SYS_CTRL_LOOPBACK           FIELD32(0x00000020)
 442 #define MAC_SYS_CTRL_WLAN_HALT          FIELD32(0x00000040)
 443 #define MAC_SYS_CTRL_RX_TIMESTAMP       FIELD32(0x00000080)
 444
 445 /*
 446  * MAC_ADDR_DW0: STA MAC register 0
 447  */
 448 #define MAC_ADDR_DW0                    0x1008
 449 #define MAC_ADDR_DW0_BYTE0              FIELD32(0x000000ff)
 450 #define MAC_ADDR_DW0_BYTE1              FIELD32(0x0000ff00)
 451 #define MAC_ADDR_DW0_BYTE2              FIELD32(0x00ff0000)
 452 #define MAC_ADDR_DW0_BYTE3              FIELD32(0xff000000)
 453
 454 /*
 455  * MAC_ADDR_DW1: STA MAC register 1
 456  * UNICAST_TO_ME_MASK:
 457  * Used to mask off bits from byte 5 of the MAC address
 458  * to determine the UNICAST_TO_ME bit for RX frames.
 459  * The full mask is complemented by BSS_ID_MASK:
 460  *    MASK = BSS_ID_MASK & UNICAST_TO_ME_MASK
 461  */
 462 #define MAC_ADDR_DW1                    0x100c
 463 #define MAC_ADDR_DW1_BYTE4              FIELD32(0x000000ff)
 464 #define MAC_ADDR_DW1_BYTE5              FIELD32(0x0000ff00)
 465 #define MAC_ADDR_DW1_UNICAST_TO_ME_MASK FIELD32(0x00ff0000)
 466
 467 /*
 468  * MAC_BSSID_DW0: BSSID register 0
 469  */
 470 #define MAC_BSSID_DW0                   0x1010
 471 #define MAC_BSSID_DW0_BYTE0             FIELD32(0x000000ff)
 472 #define MAC_BSSID_DW0_BYTE1             FIELD32(0x0000ff00)
 473 #define MAC_BSSID_DW0_BYTE2             FIELD32(0x00ff0000)
 474 #define MAC_BSSID_DW0_BYTE3             FIELD32(0xff000000)
 475
 476 /*
 477  * MAC_BSSID_DW1: BSSID register 1
 478  * BSS_ID_MASK:
 479  *     0: 1-BSSID mode (BSS index = 0)
 480  *     1: 2-BSSID mode (BSS index: Byte5, bit 0)
 481  *     2: 4-BSSID mode (BSS index: byte5, bit 0 - 1)
 482  *     3: 8-BSSID mode (BSS index: byte5, bit 0 - 2)
 483  * This mask is used to mask off bits 0, 1 and 2 of byte 5 of the
 484  * BSSID. This will make sure that those bits will be ignored
 485  * when determining the MY_BSS of RX frames.
 486  */
 487 #define MAC_BSSID_DW1                   0x1014
 488 #define MAC_BSSID_DW1_BYTE4             FIELD32(0x000000ff)
 489 #define MAC_BSSID_DW1_BYTE5             FIELD32(0x0000ff00)
 490 #define MAC_BSSID_DW1_BSS_ID_MASK       FIELD32(0x00030000)
 491 #define MAC_BSSID_DW1_BSS_BCN_NUM       FIELD32(0x001c0000)
 492
 493 /*
 494  * MAX_LEN_CFG: Maximum frame length register.
 495  * MAX_MPDU: rt2860b max 16k bytes
 496  * MAX_PSDU: Maximum PSDU length
 497  *      (power factor) 0:2^13, 1:2^14, 2:2^15, 3:2^16
 498  */
 499 #define MAX_LEN_CFG                     0x1018
 500 #define MAX_LEN_CFG_MAX_MPDU            FIELD32(0x00000fff)
 501 #define MAX_LEN_CFG_MAX_PSDU            FIELD32(0x00003000)
 502 #define MAX_LEN_CFG_MIN_PSDU            FIELD32(0x0000c000)
 503 #define MAX_LEN_CFG_MIN_MPDU            FIELD32(0x000f0000)
 504
 505 /*
 506  * BBP_CSR_CFG: BBP serial control register
 507  * VALUE: Register value to program into BBP
 508  * REG_NUM: Selected BBP register
 509  * READ_CONTROL: 0 write BBP, 1 read BBP
 510  * BUSY: ASIC is busy executing BBP commands
 511  * BBP_PAR_DUR: 0 4 MAC clocks, 1 8 MAC clocks
 512  * BBP_RW_MODE: 0 serial, 1 paralell
 513  */
 514 #define BBP_CSR_CFG                     0x101c
 515 #define BBP_CSR_CFG_VALUE               FIELD32(0x000000ff)
 516 #define BBP_CSR_CFG_REGNUM              FIELD32(0x0000ff00)
 517 #define BBP_CSR_CFG_READ_CONTROL        FIELD32(0x00010000)
 518 #define BBP_CSR_CFG_BUSY                FIELD32(0x00020000)
 519 #define BBP_CSR_CFG_BBP_PAR_DUR         FIELD32(0x00040000)
 520 #define BBP_CSR_CFG_BBP_RW_MODE         FIELD32(0x00080000)
 521
 522 /*
 523  * RF_CSR_CFG0: RF control register
 524  * REGID_AND_VALUE: Register value to program into RF
 525  * BITWIDTH: Selected RF register
 526  * STANDBYMODE: 0 high when standby, 1 low when standby
 527  * SEL: 0 RF_LE0 activate, 1 RF_LE1 activate
 528  * BUSY: ASIC is busy executing RF commands
 529  */
 530 #define RF_CSR_CFG0                     0x1020
 531 #define RF_CSR_CFG0_REGID_AND_VALUE     FIELD32(0x00ffffff)
 532 #define RF_CSR_CFG0_BITWIDTH            FIELD32(0x1f000000)
 533 #define RF_CSR_CFG0_REG_VALUE_BW        FIELD32(0x1fffffff)
 534 #define RF_CSR_CFG0_STANDBYMODE         FIELD32(0x20000000)
 535 #define RF_CSR_CFG0_SEL                 FIELD32(0x40000000)
 536 #define RF_CSR_CFG0_BUSY                FIELD32(0x80000000)
 537
 538 /*
 539  * RF_CSR_CFG1: RF control register
 540  * REGID_AND_VALUE: Register value to program into RF
 541  * RFGAP: Gap between BB_CONTROL_RF and RF_LE
 542  *        0: 3 system clock cycle (37.5usec)
 543  *        1: 5 system clock cycle (62.5usec)
 544  */
 545 #define RF_CSR_CFG1                     0x1024
 546 #define RF_CSR_CFG1_REGID_AND_VALUE     FIELD32(0x00ffffff)
 547 #define RF_CSR_CFG1_RFGAP               FIELD32(0x1f000000)
 548
 549 /*
 550  * RF_CSR_CFG2: RF control register
 551  * VALUE: Register value to program into RF
 552  * RFGAP: Gap between BB_CONTROL_RF and RF_LE
 553  *        0: 3 system clock cycle (37.5usec)
 554  *        1: 5 system clock cycle (62.5usec)
 555  */
 556 #define RF_CSR_CFG2                     0x1028
 557 #define RF_CSR_CFG2_VALUE               FIELD32(0x00ffffff)
 558
 559 /*
 560  * LED_CFG: LED control
 561  * color LED's:
 562  *   0: off
 563  *   1: blinking upon TX2
 564  *   2: periodic slow blinking
 565  *   3: always on
 566  * LED polarity:
 567  *   0: active low
 568  *   1: active high
 569  */
 570 #define LED_CFG                         0x102c
 571 #define LED_CFG_ON_PERIOD               FIELD32(0x000000ff)
 572 #define LED_CFG_OFF_PERIOD              FIELD32(0x0000ff00)
 573 #define LED_CFG_SLOW_BLINK_PERIOD       FIELD32(0x003f0000)
 574 #define LED_CFG_R_LED_MODE              FIELD32(0x03000000)
 575 #define LED_CFG_G_LED_MODE              FIELD32(0x0c000000)
 576 #define LED_CFG_Y_LED_MODE              FIELD32(0x30000000)
 577 #define LED_CFG_LED_POLAR               FIELD32(0x40000000)
 578
 579 /*
 580  * XIFS_TIME_CFG: MAC timing
 581  * CCKM_SIFS_TIME: unit 1us. Applied after CCK RX/TX
 582  * OFDM_SIFS_TIME: unit 1us. Applied after OFDM RX/TX
 583  * OFDM_XIFS_TIME: unit 1us. Applied after OFDM RX
 584  *      when MAC doesn't reference BBP signal BBRXEND
 585  * EIFS: unit 1us
 586  * BB_RXEND_ENABLE: reference RXEND signal to begin XIFS defer
 587  *
 588  */
 589 #define XIFS_TIME_CFG                   0x1100
 590 #define XIFS_TIME_CFG_CCKM_SIFS_TIME    FIELD32(0x000000ff)
 591 #define XIFS_TIME_CFG_OFDM_SIFS_TIME    FIELD32(0x0000ff00)
 592 #define XIFS_TIME_CFG_OFDM_XIFS_TIME    FIELD32(0x000f0000)
 593 #define XIFS_TIME_CFG_EIFS              FIELD32(0x1ff00000)
 594 #define XIFS_TIME_CFG_BB_RXEND_ENABLE   FIELD32(0x20000000)
 595
 596 /*
 597  * BKOFF_SLOT_CFG:
 598  */
 599 #define BKOFF_SLOT_CFG                  0x1104
 600 #define BKOFF_SLOT_CFG_SLOT_TIME        FIELD32(0x000000ff)
 601 #define BKOFF_SLOT_CFG_CC_DELAY_TIME    FIELD32(0x0000ff00)
 602
 603 /*
 604  * NAV_TIME_CFG:
 605  */
 606 #define NAV_TIME_CFG                    0x1108
 607 #define NAV_TIME_CFG_SIFS               FIELD32(0x000000ff)
 608 #define NAV_TIME_CFG_SLOT_TIME          FIELD32(0x0000ff00)
 609 #define NAV_TIME_CFG_EIFS               FIELD32(0x01ff0000)
 610 #define NAV_TIME_ZERO_SIFS              FIELD32(0x02000000)
 611
 612 /*
 613  * CH_TIME_CFG: count as channel busy
 614  */
 615 #define CH_TIME_CFG                     0x110c
 616
 617 /*
 618  * PBF_LIFE_TIMER: TX/RX MPDU timestamp timer (free run) Unit: 1us
 619  */
 620 #define PBF_LIFE_TIMER                  0x1110
 621
 622 /*
 623  * BCN_TIME_CFG:
 624  * BEACON_INTERVAL: in unit of 1/16 TU
 625  * TSF_TICKING: Enable TSF auto counting
 626  * TSF_SYNC: Enable TSF sync, 00: disable, 01: infra mode, 10: ad-hoc mode
 627  * BEACON_GEN: Enable beacon generator
 628  */
 629 #define BCN_TIME_CFG                    0x1114
 630 #define BCN_TIME_CFG_BEACON_INTERVAL    FIELD32(0x0000ffff)
 631 #define BCN_TIME_CFG_TSF_TICKING        FIELD32(0x00010000)
 632 #define BCN_TIME_CFG_TSF_SYNC           FIELD32(0x00060000)
 633 #define BCN_TIME_CFG_TBTT_ENABLE        FIELD32(0x00080000)
 634 #define BCN_TIME_CFG_BEACON_GEN         FIELD32(0x00100000)
 635 #define BCN_TIME_CFG_TX_TIME_COMPENSATE FIELD32(0xf0000000)
 636
 637 /*
 638  * TBTT_SYNC_CFG:
 639  */
 640 #define TBTT_SYNC_CFG                   0x1118
 641
 642 /*
 643  * TSF_TIMER_DW0: Local lsb TSF timer, read-only
 644  */
 645 #define TSF_TIMER_DW0                   0x111c
 646 #define TSF_TIMER_DW0_LOW_WORD          FIELD32(0xffffffff)
 647
 648 /*
 649  * TSF_TIMER_DW1: Local msb TSF timer, read-only
 650  */
 651 #define TSF_TIMER_DW1                   0x1120
 652 #define TSF_TIMER_DW1_HIGH_WORD         FIELD32(0xffffffff)
 653
 654 /*
 655  * TBTT_TIMER: TImer remains till next TBTT, read-only
 656  */
 657 #define TBTT_TIMER                      0x1124
 658
 659 /*
 660  * INT_TIMER_CFG:
 661  */
 662 #define INT_TIMER_CFG                   0x1128
 663
 664 /*
 665  * INT_TIMER_EN: GP-timer and pre-tbtt Int enable
 666  */
 667 #define INT_TIMER_EN                    0x112c
 668
 669 /*
 670  * CH_IDLE_STA: channel idle time
 671  */
 672 #define CH_IDLE_STA                     0x1130
 673
 674 /*
 675  * CH_BUSY_STA: channel busy time
 676  */
 677 #define CH_BUSY_STA                     0x1134
 678
 679 /*
 680  * MAC_STATUS_CFG:
 681  * BBP_RF_BUSY: When set to 0, BBP and RF are stable.
 682  *      if 1 or higher one of the 2 registers is busy.
 683  */
 684 #define MAC_STATUS_CFG                  0x1200
 685 #define MAC_STATUS_CFG_BBP_RF_BUSY      FIELD32(0x00000003)
 686
 687 /*
 688  * PWR_PIN_CFG:
 689  */
 690 #define PWR_PIN_CFG                     0x1204
 691
 692 /*
 693  * AUTOWAKEUP_CFG: Manual power control / status register
 694  * TBCN_BEFORE_WAKE: ForceWake has high privilege than PutToSleep when both set
 695  * AUTOWAKE: 0:sleep, 1:awake
 696  */
 697 #define AUTOWAKEUP_CFG                  0x1208
 698 #define AUTOWAKEUP_CFG_AUTO_LEAD_TIME   FIELD32(0x000000ff)
 699 #define AUTOWAKEUP_CFG_TBCN_BEFORE_WAKE FIELD32(0x00007f00)
 700 #define AUTOWAKEUP_CFG_AUTOWAKE         FIELD32(0x00008000)
 701
 702 /*
 703  * EDCA_AC0_CFG:
 704  */
 705 #define EDCA_AC0_CFG                    0x1300
 706 #define EDCA_AC0_CFG_TX_OP              FIELD32(0x000000ff)
 707 #define EDCA_AC0_CFG_AIFSN              FIELD32(0x00000f00)
 708 #define EDCA_AC0_CFG_CWMIN              FIELD32(0x0000f000)
 709 #define EDCA_AC0_CFG_CWMAX              FIELD32(0x000f0000)
 710
 711 /*
 712  * EDCA_AC1_CFG:
 713  */
 714 #define EDCA_AC1_CFG                    0x1304
 715 #define EDCA_AC1_CFG_TX_OP              FIELD32(0x000000ff)
 716 #define EDCA_AC1_CFG_AIFSN              FIELD32(0x00000f00)
 717 #define EDCA_AC1_CFG_CWMIN              FIELD32(0x0000f000)
 718 #define EDCA_AC1_CFG_CWMAX              FIELD32(0x000f0000)
 719
 720 /*
 721  * EDCA_AC2_CFG:
 722  */
 723 #define EDCA_AC2_CFG                    0x1308
 724 #define EDCA_AC2_CFG_TX_OP              FIELD32(0x000000ff)
 725 #define EDCA_AC2_CFG_AIFSN              FIELD32(0x00000f00)
 726 #define EDCA_AC2_CFG_CWMIN              FIELD32(0x0000f000)
 727 #define EDCA_AC2_CFG_CWMAX              FIELD32(0x000f0000)
 728
 729 /*
 730  * EDCA_AC3_CFG:
 731  */
 732 #define EDCA_AC3_CFG                    0x130c
 733 #define EDCA_AC3_CFG_TX_OP              FIELD32(0x000000ff)
 734 #define EDCA_AC3_CFG_AIFSN              FIELD32(0x00000f00)
 735 #define EDCA_AC3_CFG_CWMIN              FIELD32(0x0000f000)
 736 #define EDCA_AC3_CFG_CWMAX              FIELD32(0x000f0000)
 737
 738 /*
 739  * EDCA_TID_AC_MAP:
 740  */
 741 #define EDCA_TID_AC_MAP                 0x1310
 742
 743 /*
 744  * TX_PWR_CFG_0:
 745  */
 746 #define TX_PWR_CFG_0                    0x1314
 747 #define TX_PWR_CFG_0_1MBS               FIELD32(0x0000000f)
 748 #define TX_PWR_CFG_0_2MBS               FIELD32(0x000000f0)
 749 #define TX_PWR_CFG_0_55MBS              FIELD32(0x00000f00)
 750 #define TX_PWR_CFG_0_11MBS              FIELD32(0x0000f000)
 751 #define TX_PWR_CFG_0_6MBS               FIELD32(0x000f0000)
 752 #define TX_PWR_CFG_0_9MBS               FIELD32(0x00f00000)
 753 #define TX_PWR_CFG_0_12MBS              FIELD32(0x0f000000)
 754 #define TX_PWR_CFG_0_18MBS              FIELD32(0xf0000000)
 755
 756 /*
 757  * TX_PWR_CFG_1:
 758  */
 759 #define TX_PWR_CFG_1                    0x1318
 760 #define TX_PWR_CFG_1_24MBS              FIELD32(0x0000000f)
 761 #define TX_PWR_CFG_1_36MBS              FIELD32(0x000000f0)
 762 #define TX_PWR_CFG_1_48MBS              FIELD32(0x00000f00)
 763 #define TX_PWR_CFG_1_54MBS              FIELD32(0x0000f000)
 764 #define TX_PWR_CFG_1_MCS0               FIELD32(0x000f0000)
 765 #define TX_PWR_CFG_1_MCS1               FIELD32(0x00f00000)
 766 #define TX_PWR_CFG_1_MCS2               FIELD32(0x0f000000)
 767 #define TX_PWR_CFG_1_MCS3               FIELD32(0xf0000000)
 768
 769 /*
 770  * TX_PWR_CFG_2:
 771  */
 772 #define TX_PWR_CFG_2                    0x131c
 773 #define TX_PWR_CFG_2_MCS4               FIELD32(0x0000000f)
 774 #define TX_PWR_CFG_2_MCS5               FIELD32(0x000000f0)
 775 #define TX_PWR_CFG_2_MCS6               FIELD32(0x00000f00)
 776 #define TX_PWR_CFG_2_MCS7               FIELD32(0x0000f000)
 777 #define TX_PWR_CFG_2_MCS8               FIELD32(0x000f0000)
 778 #define TX_PWR_CFG_2_MCS9               FIELD32(0x00f00000)
 779 #define TX_PWR_CFG_2_MCS10              FIELD32(0x0f000000)
 780 #define TX_PWR_CFG_2_MCS11              FIELD32(0xf0000000)
 781
 782 /*
 783  * TX_PWR_CFG_3:
 784  */
 785 #define TX_PWR_CFG_3                    0x1320
 786 #define TX_PWR_CFG_3_MCS12              FIELD32(0x0000000f)
 787 #define TX_PWR_CFG_3_MCS13              FIELD32(0x000000f0)
 788 #define TX_PWR_CFG_3_MCS14              FIELD32(0x00000f00)
 789 #define TX_PWR_CFG_3_MCS15              FIELD32(0x0000f000)
 790 #define TX_PWR_CFG_3_UKNOWN1            FIELD32(0x000f0000)
 791 #define TX_PWR_CFG_3_UKNOWN2            FIELD32(0x00f00000)
 792 #define TX_PWR_CFG_3_UKNOWN3            FIELD32(0x0f000000)
 793 #define TX_PWR_CFG_3_UKNOWN4            FIELD32(0xf0000000)
 794
 795 /*
 796  * TX_PWR_CFG_4:
 797  */
 798 #define TX_PWR_CFG_4                    0x1324
 799 #define TX_PWR_CFG_4_UKNOWN5            FIELD32(0x0000000f)
 800 #define TX_PWR_CFG_4_UKNOWN6            FIELD32(0x000000f0)
 801 #define TX_PWR_CFG_4_UKNOWN7            FIELD32(0x00000f00)
 802 #define TX_PWR_CFG_4_UKNOWN8            FIELD32(0x0000f000)
 803
 804 /*
 805  * TX_PIN_CFG:
 806  */
 807 #define TX_PIN_CFG                      0x1328
 808 #define TX_PIN_CFG_PA_PE_A0_EN          FIELD32(0x00000001)
 809 #define TX_PIN_CFG_PA_PE_G0_EN          FIELD32(0x00000002)
 810 #define TX_PIN_CFG_PA_PE_A1_EN          FIELD32(0x00000004)
 811 #define TX_PIN_CFG_PA_PE_G1_EN          FIELD32(0x00000008)
 812 #define TX_PIN_CFG_PA_PE_A0_POL         FIELD32(0x00000010)
 813 #define TX_PIN_CFG_PA_PE_G0_POL         FIELD32(0x00000020)
 814 #define TX_PIN_CFG_PA_PE_A1_POL         FIELD32(0x00000040)
 815 #define TX_PIN_CFG_PA_PE_G1_POL         FIELD32(0x00000080)
 816 #define TX_PIN_CFG_LNA_PE_A0_EN         FIELD32(0x00000100)
 817 #define TX_PIN_CFG_LNA_PE_G0_EN         FIELD32(0x00000200)
 818 #define TX_PIN_CFG_LNA_PE_A1_EN         FIELD32(0x00000400)
 819 #define TX_PIN_CFG_LNA_PE_G1_EN         FIELD32(0x00000800)
 820 #define TX_PIN_CFG_LNA_PE_A0_POL        FIELD32(0x00001000)
 821 #define TX_PIN_CFG_LNA_PE_G0_POL        FIELD32(0x00002000)
 822 #define TX_PIN_CFG_LNA_PE_A1_POL        FIELD32(0x00004000)
 823 #define TX_PIN_CFG_LNA_PE_G1_POL        FIELD32(0x00008000)
 824 #define TX_PIN_CFG_RFTR_EN              FIELD32(0x00010000)
 825 #define TX_PIN_CFG_RFTR_POL             FIELD32(0x00020000)
 826 #define TX_PIN_CFG_TRSW_EN              FIELD32(0x00040000)
 827 #define TX_PIN_CFG_TRSW_POL             FIELD32(0x00080000)
 828
 829 /*
 830  * TX_BAND_CFG: 0x1 use upper 20MHz, 0x0 use lower 20MHz
 831  */
 832 #define TX_BAND_CFG                     0x132c
 833 #define TX_BAND_CFG_HT40_PLUS           FIELD32(0x00000001)
 834 #define TX_BAND_CFG_A                   FIELD32(0x00000002)
 835 #define TX_BAND_CFG_BG                  FIELD32(0x00000004)
 836
 837 /*
 838  * TX_SW_CFG0:
 839  */
 840 #define TX_SW_CFG0                      0x1330
 841
 842 /*
 843  * TX_SW_CFG1:
 844  */
 845 #define TX_SW_CFG1                      0x1334
 846
 847 /*
 848  * TX_SW_CFG2:
 849  */
 850 #define TX_SW_CFG2                      0x1338
 851
 852 /*
 853  * TXOP_THRES_CFG:
 854  */
 855 #define TXOP_THRES_CFG                  0x133c
 856
 857 /*
 858  * TXOP_CTRL_CFG:
 859  */
 860 #define TXOP_CTRL_CFG                   0x1340
 861
 862 /*
 863  * TX_RTS_CFG:
 864  * RTS_THRES: unit:byte
 865  * RTS_FBK_EN: enable rts rate fallback
 866  */
 867 #define TX_RTS_CFG                      0x1344
 868 #define TX_RTS_CFG_AUTO_RTS_RETRY_LIMIT FIELD32(0x000000ff)
 869 #define TX_RTS_CFG_RTS_THRES            FIELD32(0x00ffff00)
 870 #define TX_RTS_CFG_RTS_FBK_EN           FIELD32(0x01000000)
 871
 872 /*
 873  * TX_TIMEOUT_CFG:
 874  * MPDU_LIFETIME: expiration time = 2^(9+MPDU LIFE TIME) us
 875  * RX_ACK_TIMEOUT: unit:slot. Used for TX procedure
 876  * TX_OP_TIMEOUT: TXOP timeout value for TXOP truncation.
 877  *                it is recommended that:
 878  *                (SLOT_TIME) > (TX_OP_TIMEOUT) > (RX_ACK_TIMEOUT)
 879  */
 880 #define TX_TIMEOUT_CFG                  0x1348
 881 #define TX_TIMEOUT_CFG_MPDU_LIFETIME    FIELD32(0x000000f0)
 882 #define TX_TIMEOUT_CFG_RX_ACK_TIMEOUT   FIELD32(0x0000ff00)
 883 #define TX_TIMEOUT_CFG_TX_OP_TIMEOUT    FIELD32(0x00ff0000)
 884
 885 /*
 886  * TX_RTY_CFG:
 887  * SHORT_RTY_LIMIT: short retry limit
 888  * LONG_RTY_LIMIT: long retry limit
 889  * LONG_RTY_THRE: Long retry threshoold
 890  * NON_AGG_RTY_MODE: Non-Aggregate MPDU retry mode
 891  *                   0:expired by retry limit, 1: expired by mpdu life timer
 892  * AGG_RTY_MODE: Aggregate MPDU retry mode
 893  *               0:expired by retry limit, 1: expired by mpdu life timer
 894  * TX_AUTO_FB_ENABLE: Tx retry PHY rate auto fallback enable
 895  */
 896 #define TX_RTY_CFG                      0x134c
 897 #define TX_RTY_CFG_SHORT_RTY_LIMIT      FIELD32(0x000000ff)
 898 #define TX_RTY_CFG_LONG_RTY_LIMIT       FIELD32(0x0000ff00)
 899 #define TX_RTY_CFG_LONG_RTY_THRE        FIELD32(0x0fff0000)
 900 #define TX_RTY_CFG_NON_AGG_RTY_MODE     FIELD32(0x10000000)
 901 #define TX_RTY_CFG_AGG_RTY_MODE         FIELD32(0x20000000)
 902 #define TX_RTY_CFG_TX_AUTO_FB_ENABLE    FIELD32(0x40000000)
 903
 904 /*
 905  * TX_LINK_CFG:
 906  * REMOTE_MFB_LIFETIME: remote MFB life time. unit: 32us
 907  * MFB_ENABLE: TX apply remote MFB 1:enable
 908  * REMOTE_UMFS_ENABLE: remote unsolicit  MFB enable
 909  *                     0: not apply remote remote unsolicit (MFS=7)
 910  * TX_MRQ_EN: MCS request TX enable
 911  * TX_RDG_EN: RDG TX enable
 912  * TX_CF_ACK_EN: Piggyback CF-ACK enable
 913  * REMOTE_MFB: remote MCS feedback
 914  * REMOTE_MFS: remote MCS feedback sequence number
 915  */
 916 #define TX_LINK_CFG                     0x1350
 917 #define TX_LINK_CFG_REMOTE_MFB_LIFETIME FIELD32(0x000000ff)
 918 #define TX_LINK_CFG_MFB_ENABLE          FIELD32(0x00000100)
 919 #define TX_LINK_CFG_REMOTE_UMFS_ENABLE  FIELD32(0x00000200)
 920 #define TX_LINK_CFG_TX_MRQ_EN           FIELD32(0x00000400)
 921 #define TX_LINK_CFG_TX_RDG_EN           FIELD32(0x00000800)
 922 #define TX_LINK_CFG_TX_CF_ACK_EN        FIELD32(0x00001000)
 923 #define TX_LINK_CFG_REMOTE_MFB          FIELD32(0x00ff0000)
 924 #define TX_LINK_CFG_REMOTE_MFS          FIELD32(0xff000000)
 925
 926 /*
 927  * HT_FBK_CFG0:
 928  */
 929 #define HT_FBK_CFG0                     0x1354
 930 #define HT_FBK_CFG0_HTMCS0FBK           FIELD32(0x0000000f)
 931 #define HT_FBK_CFG0_HTMCS1FBK           FIELD32(0x000000f0)
 932 #define HT_FBK_CFG0_HTMCS2FBK           FIELD32(0x00000f00)
 933 #define HT_FBK_CFG0_HTMCS3FBK           FIELD32(0x0000f000)
 934 #define HT_FBK_CFG0_HTMCS4FBK           FIELD32(0x000f0000)
 935 #define HT_FBK_CFG0_HTMCS5FBK           FIELD32(0x00f00000)
 936 #define HT_FBK_CFG0_HTMCS6FBK           FIELD32(0x0f000000)
 937 #define HT_FBK_CFG0_HTMCS7FBK           FIELD32(0xf0000000)
 938
 939 /*
 940  * HT_FBK_CFG1:
 941  */
 942 #define HT_FBK_CFG1                     0x1358
 943 #define HT_FBK_CFG1_HTMCS8FBK           FIELD32(0x0000000f)
 944 #define HT_FBK_CFG1_HTMCS9FBK           FIELD32(0x000000f0)
 945 #define HT_FBK_CFG1_HTMCS10FBK          FIELD32(0x00000f00)
 946 #define HT_FBK_CFG1_HTMCS11FBK          FIELD32(0x0000f000)
 947 #define HT_FBK_CFG1_HTMCS12FBK          FIELD32(0x000f0000)
 948 #define HT_FBK_CFG1_HTMCS13FBK          FIELD32(0x00f00000)
 949 #define HT_FBK_CFG1_HTMCS14FBK          FIELD32(0x0f000000)
 950 #define HT_FBK_CFG1_HTMCS15FBK          FIELD32(0xf0000000)
 951
 952 /*
 953  * LG_FBK_CFG0:
 954  */
 955 #define LG_FBK_CFG0                     0x135c
 956 #define LG_FBK_CFG0_OFDMMCS0FBK         FIELD32(0x0000000f)
 957 #define LG_FBK_CFG0_OFDMMCS1FBK         FIELD32(0x000000f0)
 958 #define LG_FBK_CFG0_OFDMMCS2FBK         FIELD32(0x00000f00)
 959 #define LG_FBK_CFG0_OFDMMCS3FBK         FIELD32(0x0000f000)
 960 #define LG_FBK_CFG0_OFDMMCS4FBK         FIELD32(0x000f0000)
 961 #define LG_FBK_CFG0_OFDMMCS5FBK         FIELD32(0x00f00000)
 962 #define LG_FBK_CFG0_OFDMMCS6FBK         FIELD32(0x0f000000)
 963 #define LG_FBK_CFG0_OFDMMCS7FBK         FIELD32(0xf0000000)
 964
 965 /*
 966  * LG_FBK_CFG1:
 967  */
 968 #define LG_FBK_CFG1                     0x1360
 969 #define LG_FBK_CFG0_CCKMCS0FBK          FIELD32(0x0000000f)
 970 #define LG_FBK_CFG0_CCKMCS1FBK          FIELD32(0x000000f0)
 971 #define LG_FBK_CFG0_CCKMCS2FBK          FIELD32(0x00000f00)
 972 #define LG_FBK_CFG0_CCKMCS3FBK          FIELD32(0x0000f000)
 973
 974 /*
 975  * CCK_PROT_CFG: CCK Protection
 976  * PROTECT_RATE: Protection control frame rate for CCK TX(RTS/CTS/CFEnd)
 977  * PROTECT_CTRL: Protection control frame type for CCK TX
 978  *               0:none, 1:RTS/CTS, 2:CTS-to-self
 979  * PROTECT_NAV: TXOP protection type for CCK TX
 980  *              0:none, 1:ShortNAVprotect, 2:LongNAVProtect
 981  * TX_OP_ALLOW_CCK: CCK TXOP allowance, 0:disallow
 982  * TX_OP_ALLOW_OFDM: CCK TXOP allowance, 0:disallow
 983  * TX_OP_ALLOW_MM20: CCK TXOP allowance, 0:disallow
 984  * TX_OP_ALLOW_MM40: CCK TXOP allowance, 0:disallow
 985  * TX_OP_ALLOW_GF20: CCK TXOP allowance, 0:disallow
 986  * TX_OP_ALLOW_GF40: CCK TXOP allowance, 0:disallow
 987  * RTS_TH_EN: RTS threshold enable on CCK TX
 988  */
 989 #define CCK_PROT_CFG                    0x1364
 990 #define CCK_PROT_CFG_PROTECT_RATE       FIELD32(0x0000ffff)
 991 #define CCK_PROT_CFG_PROTECT_CTRL       FIELD32(0x00030000)
 992 #define CCK_PROT_CFG_PROTECT_NAV        FIELD32(0x000c0000)
 993 #define CCK_PROT_CFG_TX_OP_ALLOW_CCK    FIELD32(0x00100000)
 994 #define CCK_PROT_CFG_TX_OP_ALLOW_OFDM   FIELD32(0x00200000)
 995 #define CCK_PROT_CFG_TX_OP_ALLOW_MM20   FIELD32(0x00400000)
 996 #define CCK_PROT_CFG_TX_OP_ALLOW_MM40   FIELD32(0x00800000)
 997 #define CCK_PROT_CFG_TX_OP_ALLOW_GF20   FIELD32(0x01000000)
 998 #define CCK_PROT_CFG_TX_OP_ALLOW_GF40   FIELD32(0x02000000)
 999 #define CCK_PROT_CFG_RTS_TH_EN          FIELD32(0x04000000)
1000
1001 /*
1002  * OFDM_PROT_CFG: OFDM Protection
1003  */
1004 #define OFDM_PROT_CFG                   0x1368
1005 #define OFDM_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1006 #define OFDM_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1007 #define OFDM_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1008 #define OFDM_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1009 #define OFDM_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1010 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1011 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1012 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1013 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1014 #define OFDM_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1015
1016 /*
1017  * MM20_PROT_CFG: MM20 Protection
1018  */
1019 #define MM20_PROT_CFG                   0x136c
1020 #define MM20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1021 #define MM20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1022 #define MM20_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1023 #define MM20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1024 #define MM20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1025 #define MM20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1026 #define MM20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1027 #define MM20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1028 #define MM20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1029 #define MM20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1030
1031 /*
1032  * MM40_PROT_CFG: MM40 Protection
1033  */
1034 #define MM40_PROT_CFG                   0x1370
1035 #define MM40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1036 #define MM40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1037 #define MM40_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1038 #define MM40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1039 #define MM40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1040 #define MM40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1041 #define MM40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1042 #define MM40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1043 #define MM40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1044 #define MM40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1045
1046 /*
1047  * GF20_PROT_CFG: GF20 Protection
1048  */
1049 #define GF20_PROT_CFG                   0x1374
1050 #define GF20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1051 #define GF20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1052 #define GF20_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1053 #define GF20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1054 #define GF20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1055 #define GF20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1056 #define GF20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1057 #define GF20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1058 #define GF20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1059 #define GF20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1060
1061 /*
1062  * GF40_PROT_CFG: GF40 Protection
1063  */
1064 #define GF40_PROT_CFG                   0x1378
1065 #define GF40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1066 #define GF40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1067 #define GF40_PROT_CFG_PROTECT_NAV       FIELD32(0x000c0000)
1068 #define GF40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1069 #define GF40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1070 #define GF40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1071 #define GF40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1072 #define GF40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1073 #define GF40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1074 #define GF40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1075
1076 /*
1077  * EXP_CTS_TIME:
1078  */
1079 #define EXP_CTS_TIME                    0x137c
1080
1081 /*
1082  * EXP_ACK_TIME:
1083  */
1084 #define EXP_ACK_TIME                    0x1380
1085
1086 /*
1087  * RX_FILTER_CFG: RX configuration register.
1088  */
1089 #define RX_FILTER_CFG                   0x1400
1090 #define RX_FILTER_CFG_DROP_CRC_ERROR    FIELD32(0x00000001)
1091 #define RX_FILTER_CFG_DROP_PHY_ERROR    FIELD32(0x00000002)
1092 #define RX_FILTER_CFG_DROP_NOT_TO_ME    FIELD32(0x00000004)
1093 #define RX_FILTER_CFG_DROP_NOT_MY_BSSD  FIELD32(0x00000008)
1094 #define RX_FILTER_CFG_DROP_VER_ERROR    FIELD32(0x00000010)
1095 #define RX_FILTER_CFG_DROP_MULTICAST    FIELD32(0x00000020)
1096 #define RX_FILTER_CFG_DROP_BROADCAST    FIELD32(0x00000040)
1097 #define RX_FILTER_CFG_DROP_DUPLICATE    FIELD32(0x00000080)
1098 #define RX_FILTER_CFG_DROP_CF_END_ACK   FIELD32(0x00000100)
1099 #define RX_FILTER_CFG_DROP_CF_END       FIELD32(0x00000200)
1100 #define RX_FILTER_CFG_DROP_ACK          FIELD32(0x00000400)
1101 #define RX_FILTER_CFG_DROP_CTS          FIELD32(0x00000800)
1102 #define RX_FILTER_CFG_DROP_RTS          FIELD32(0x00001000)
1103 #define RX_FILTER_CFG_DROP_PSPOLL       FIELD32(0x00002000)
1104 #define RX_FILTER_CFG_DROP_BA           FIELD32(0x00004000)
1105 #define RX_FILTER_CFG_DROP_BAR          FIELD32(0x00008000)
1106 #define RX_FILTER_CFG_DROP_CNTL         FIELD32(0x00010000)
1107
1108 /*
1109  * AUTO_RSP_CFG:
1110  * AUTORESPONDER: 0: disable, 1: enable
1111  * BAC_ACK_POLICY: 0:long, 1:short preamble
1112  * CTS_40_MMODE: Response CTS 40MHz duplicate mode
1113  * CTS_40_MREF: Response CTS 40MHz duplicate mode
1114  * AR_PREAMBLE: Auto responder preamble 0:long, 1:short preamble
1115  * DUAL_CTS_EN: Power bit value in control frame
1116  * ACK_CTS_PSM_BIT:Power bit value in control frame
1117  */
1118 #define AUTO_RSP_CFG                    0x1404
1119 #define AUTO_RSP_CFG_AUTORESPONDER      FIELD32(0x00000001)
1120 #define AUTO_RSP_CFG_BAC_ACK_POLICY     FIELD32(0x00000002)
1121 #define AUTO_RSP_CFG_CTS_40_MMODE       FIELD32(0x00000004)
1122 #define AUTO_RSP_CFG_CTS_40_MREF        FIELD32(0x00000008)
1123 #define AUTO_RSP_CFG_AR_PREAMBLE        FIELD32(0x00000010)
1124 #define AUTO_RSP_CFG_DUAL_CTS_EN        FIELD32(0x00000040)
1125 #define AUTO_RSP_CFG_ACK_CTS_PSM_BIT    FIELD32(0x00000080)
1126
1127 /*
1128  * LEGACY_BASIC_RATE:
1129  */
1130 #define LEGACY_BASIC_RATE               0x1408
1131
1132 /*
1133  * HT_BASIC_RATE:
1134  */
1135 #define HT_BASIC_RATE                   0x140c
1136
1137 /*
1138  * HT_CTRL_CFG:
1139  */
1140 #define HT_CTRL_CFG                     0x1410
1141
1142 /*
1143  * SIFS_COST_CFG:
1144  */
1145 #define SIFS_COST_CFG                   0x1414
1146
1147 /*
1148  * RX_PARSER_CFG:
1149  * Set NAV for all received frames
1150  */
1151 #define RX_PARSER_CFG                   0x1418
1152
1153 /*
1154  * TX_SEC_CNT0:
1155  */
1156 #define TX_SEC_CNT0                     0x1500
1157
1158 /*
1159  * RX_SEC_CNT0:
1160  */
1161 #define RX_SEC_CNT0                     0x1504
1162
1163 /*
1164  * CCMP_FC_MUTE:
1165  */
1166 #define CCMP_FC_MUTE                    0x1508
1167
1168 /*
1169  * TXOP_HLDR_ADDR0:
1170  */
1171 #define TXOP_HLDR_ADDR0                 0x1600
1172
1173 /*
1174  * TXOP_HLDR_ADDR1:
1175  */
1176 #define TXOP_HLDR_ADDR1                 0x1604
1177
1178 /*
1179  * TXOP_HLDR_ET:
1180  */
1181 #define TXOP_HLDR_ET                    0x1608
1182
1183 /*
1184  * QOS_CFPOLL_RA_DW0:
1185  */
1186 #define QOS_CFPOLL_RA_DW0               0x160c
1187
1188 /*
1189  * QOS_CFPOLL_RA_DW1:
1190  */
1191 #define QOS_CFPOLL_RA_DW1               0x1610
1192
1193 /*
1194  * QOS_CFPOLL_QC:
1195  */
1196 #define QOS_CFPOLL_QC                   0x1614
1197
1198 /*
1199  * RX_STA_CNT0: RX PLCP error count & RX CRC error count
1200  */
1201 #define RX_STA_CNT0                     0x1700
1202 #define RX_STA_CNT0_CRC_ERR             FIELD32(0x0000ffff)
1203 #define RX_STA_CNT0_PHY_ERR             FIELD32(0xffff0000)
1204
1205 /*
1206  * RX_STA_CNT1: RX False CCA count & RX LONG frame count
1207  */
1208 #define RX_STA_CNT1                     0x1704
1209 #define RX_STA_CNT1_FALSE_CCA           FIELD32(0x0000ffff)
1210 #define RX_STA_CNT1_PLCP_ERR            FIELD32(0xffff0000)
1211
1212 /*
1213  * RX_STA_CNT2:
1214  */
1215 #define RX_STA_CNT2                     0x1708
1216 #define RX_STA_CNT2_RX_DUPLI_COUNT      FIELD32(0x0000ffff)
1217 #define RX_STA_CNT2_RX_FIFO_OVERFLOW    FIELD32(0xffff0000)
1218
1219 /*
1220  * TX_STA_CNT0: TX Beacon count
1221  */
1222 #define TX_STA_CNT0                     0x170c
1223 #define TX_STA_CNT0_TX_FAIL_COUNT       FIELD32(0x0000ffff)
1224 #define TX_STA_CNT0_TX_BEACON_COUNT     FIELD32(0xffff0000)
1225
1226 /*
1227  * TX_STA_CNT1: TX tx count
1228  */
1229 #define TX_STA_CNT1                     0x1710
1230 #define TX_STA_CNT1_TX_SUCCESS          FIELD32(0x0000ffff)
1231 #define TX_STA_CNT1_TX_RETRANSMIT       FIELD32(0xffff0000)
1232
1233 /*
1234  * TX_STA_CNT2: TX tx count
1235  */
1236 #define TX_STA_CNT2                     0x1714
1237 #define TX_STA_CNT2_TX_ZERO_LEN_COUNT   FIELD32(0x0000ffff)
1238 #define TX_STA_CNT2_TX_UNDER_FLOW_COUNT FIELD32(0xffff0000)
1239
1240 /*
1241  * TX_STA_FIFO: TX Result for specific PID status fifo register
1242  */
1243 #define TX_STA_FIFO                     0x1718
1244 #define TX_STA_FIFO_VALID               FIELD32(0x00000001)
1245 #define TX_STA_FIFO_PID_TYPE            FIELD32(0x0000001e)
1246 #define TX_STA_FIFO_TX_SUCCESS          FIELD32(0x00000020)
1247 #define TX_STA_FIFO_TX_AGGRE            FIELD32(0x00000040)
1248 #define TX_STA_FIFO_TX_ACK_REQUIRED     FIELD32(0x00000080)
1249 #define TX_STA_FIFO_WCID                FIELD32(0x0000ff00)
1250 #define TX_STA_FIFO_SUCCESS_RATE        FIELD32(0xffff0000)
1251
1252 /*
1253  * TX_AGG_CNT: Debug counter
1254  */
1255 #define TX_AGG_CNT                      0x171c
1256 #define TX_AGG_CNT_NON_AGG_TX_COUNT     FIELD32(0x0000ffff)
1257 #define TX_AGG_CNT_AGG_TX_COUNT         FIELD32(0xffff0000)
1258
1259 /*
1260  * TX_AGG_CNT0:
1261  */
1262 #define TX_AGG_CNT0                     0x1720
1263 #define TX_AGG_CNT0_AGG_SIZE_1_COUNT    FIELD32(0x0000ffff)
1264 #define TX_AGG_CNT0_AGG_SIZE_2_COUNT    FIELD32(0xffff0000)
1265
1266 /*
1267  * TX_AGG_CNT1:
1268  */
1269 #define TX_AGG_CNT1                     0x1724
1270 #define TX_AGG_CNT1_AGG_SIZE_3_COUNT    FIELD32(0x0000ffff)
1271 #define TX_AGG_CNT1_AGG_SIZE_4_COUNT    FIELD32(0xffff0000)
1272
1273 /*
1274  * TX_AGG_CNT2:
1275  */
1276 #define TX_AGG_CNT2                     0x1728
1277 #define TX_AGG_CNT2_AGG_SIZE_5_COUNT    FIELD32(0x0000ffff)
1278 #define TX_AGG_CNT2_AGG_SIZE_6_COUNT    FIELD32(0xffff0000)
1279
1280 /*
1281  * TX_AGG_CNT3:
1282  */
1283 #define TX_AGG_CNT3                     0x172c
1284 #define TX_AGG_CNT3_AGG_SIZE_7_COUNT    FIELD32(0x0000ffff)
1285 #define TX_AGG_CNT3_AGG_SIZE_8_COUNT    FIELD32(0xffff0000)
1286
1287 /*
1288  * TX_AGG_CNT4:
1289  */
1290 #define TX_AGG_CNT4                     0x1730
1291 #define TX_AGG_CNT4_AGG_SIZE_9_COUNT    FIELD32(0x0000ffff)
1292 #define TX_AGG_CNT4_AGG_SIZE_10_COUNT   FIELD32(0xffff0000)
1293
1294 /*
1295  * TX_AGG_CNT5:
1296  */
1297 #define TX_AGG_CNT5                     0x1734
1298 #define TX_AGG_CNT5_AGG_SIZE_11_COUNT   FIELD32(0x0000ffff)
1299 #define TX_AGG_CNT5_AGG_SIZE_12_COUNT   FIELD32(0xffff0000)
1300
1301 /*
1302  * TX_AGG_CNT6:
1303  */
1304 #define TX_AGG_CNT6                     0x1738
1305 #define TX_AGG_CNT6_AGG_SIZE_13_COUNT   FIELD32(0x0000ffff)
1306 #define TX_AGG_CNT6_AGG_SIZE_14_COUNT   FIELD32(0xffff0000)
1307
1308 /*
1309  * TX_AGG_CNT7:
1310  */
1311 #define TX_AGG_CNT7                     0x173c
1312 #define TX_AGG_CNT7_AGG_SIZE_15_COUNT   FIELD32(0x0000ffff)
1313 #define TX_AGG_CNT7_AGG_SIZE_16_COUNT   FIELD32(0xffff0000)
1314
1315 /*
1316  * MPDU_DENSITY_CNT:
1317  * TX_ZERO_DEL: TX zero length delimiter count
1318  * RX_ZERO_DEL: RX zero length delimiter count
1319  */
1320 #define MPDU_DENSITY_CNT                0x1740
1321 #define MPDU_DENSITY_CNT_TX_ZERO_DEL    FIELD32(0x0000ffff)
1322 #define MPDU_DENSITY_CNT_RX_ZERO_DEL    FIELD32(0xffff0000)
1323
1324 /*
1325  * Security key table memory.
1326  * MAC_WCID_BASE: 8-bytes (use only 6 bytes) * 256 entry
1327  * PAIRWISE_KEY_TABLE_BASE: 32-byte * 256 entry
1328  * MAC_IVEIV_TABLE_BASE: 8-byte * 256-entry
1329  * MAC_WCID_ATTRIBUTE_BASE: 4-byte * 256-entry
1330  * SHARED_KEY_TABLE_BASE: 32 bytes * 32-entry
1331  * SHARED_KEY_MODE_BASE: 4 bits * 32-entry
1332  */
1333 #define MAC_WCID_BASE                   0x1800
1334 #define PAIRWISE_KEY_TABLE_BASE         0x4000
1335 #define MAC_IVEIV_TABLE_BASE            0x6000
1336 #define MAC_WCID_ATTRIBUTE_BASE         0x6800
1337 #define SHARED_KEY_TABLE_BASE           0x6c00
1338 #define SHARED_KEY_MODE_BASE            0x7000
1339
1340 #define MAC_WCID_ENTRY(__idx) \
1341         ( MAC_WCID_BASE + ((__idx) * sizeof(struct mac_wcid_entry)) )
1342 #define PAIRWISE_KEY_ENTRY(__idx) \
1343         ( PAIRWISE_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)) )
1344 #define MAC_IVEIV_ENTRY(__idx) \
1345         ( MAC_IVEIV_TABLE_BASE + ((__idx) & sizeof(struct mac_iveiv_entry)) )
1346 #define MAC_WCID_ATTR_ENTRY(__idx) \
1347         ( MAC_WCID_ATTRIBUTE_BASE + ((__idx) * sizeof(u32)) )
1348 #define SHARED_KEY_ENTRY(__idx) \
1349         ( SHARED_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)) )
1350 #define SHARED_KEY_MODE_ENTRY(__idx) \
1351         ( SHARED_KEY_MODE_BASE + ((__idx) * sizeof(u32)) )
1352
1353 struct mac_wcid_entry {
1354         u8 mac[6];
1355         u8 reserved[2];
1356 } __attribute__ ((packed));
1357
1358 struct hw_key_entry {
1359         u8 key[16];
1360         u8 tx_mic[8];
1361         u8 rx_mic[8];
1362 } __attribute__ ((packed));
1363
1364 struct mac_iveiv_entry {
1365         u8 iv[8];
1366 } __attribute__ ((packed));
1367
1368 /*
1369  * MAC_WCID_ATTRIBUTE:
1370  */
1371 #define MAC_WCID_ATTRIBUTE_KEYTAB       FIELD32(0x00000001)
1372 #define MAC_WCID_ATTRIBUTE_CIPHER       FIELD32(0x0000000e)
1373 #define MAC_WCID_ATTRIBUTE_BSS_IDX      FIELD32(0x00000070)
1374 #define MAC_WCID_ATTRIBUTE_RX_WIUDF     FIELD32(0x00000380)
1375
1376 /*
1377  * SHARED_KEY_MODE:
1378  */
1379 #define SHARED_KEY_MODE_BSS0_KEY0       FIELD32(0x00000007)
1380 #define SHARED_KEY_MODE_BSS0_KEY1       FIELD32(0x00000070)
1381 #define SHARED_KEY_MODE_BSS0_KEY2       FIELD32(0x00000700)
1382 #define SHARED_KEY_MODE_BSS0_KEY3       FIELD32(0x00007000)
1383 #define SHARED_KEY_MODE_BSS1_KEY0       FIELD32(0x00070000)
1384 #define SHARED_KEY_MODE_BSS1_KEY1       FIELD32(0x00700000)
1385 #define SHARED_KEY_MODE_BSS1_KEY2       FIELD32(0x07000000)
1386 #define SHARED_KEY_MODE_BSS1_KEY3       FIELD32(0x70000000)
1387
1388 /*
1389  * HOST-MCU communication
1390  */
1391
1392 /*
1393  * H2M_MAILBOX_CSR: Host-to-MCU Mailbox.
1394  */
1395 #define H2M_MAILBOX_CSR                 0x7010
1396 #define H2M_MAILBOX_CSR_ARG0            FIELD32(0x000000ff)
1397 #define H2M_MAILBOX_CSR_ARG1            FIELD32(0x0000ff00)
1398 #define H2M_MAILBOX_CSR_CMD_TOKEN       FIELD32(0x00ff0000)
1399 #define H2M_MAILBOX_CSR_OWNER           FIELD32(0xff000000)
1400
1401 /*
1402  * H2M_MAILBOX_CID:
1403  */
1404 #define H2M_MAILBOX_CID                 0x7014
1405 #define H2M_MAILBOX_CID_CMD0            FIELD32(0x000000ff)
1406 #define H2M_MAILBOX_CID_CMD1            FIELD32(0x0000ff00)
1407 #define H2M_MAILBOX_CID_CMD2            FIELD32(0x00ff0000)
1408 #define H2M_MAILBOX_CID_CMD3            FIELD32(0xff000000)
1409
1410 /*
1411  * H2M_MAILBOX_STATUS:
1412  */
1413 #define H2M_MAILBOX_STATUS              0x701c
1414
1415 /*
1416  * H2M_INT_SRC:
1417  */
1418 #define H2M_INT_SRC                     0x7024
1419
1420 /*
1421  * H2M_BBP_AGENT:
1422  */
1423 #define H2M_BBP_AGENT                   0x7028
1424
1425 /*
1426  * MCU_LEDCS: LED control for MCU Mailbox.
1427  */
1428 #define MCU_LEDCS_LED_MODE              FIELD8(0x1f)
1429 #define MCU_LEDCS_POLARITY              FIELD8(0x01)
1430
1431 /*
1432  * HW_CS_CTS_BASE:
1433  * Carrier-sense CTS frame base address.
1434  * It's where mac stores carrier-sense frame for carrier-sense function.
1435  */
1436 #define HW_CS_CTS_BASE                  0x7700
1437
1438 /*
1439  * HW_DFS_CTS_BASE:
1440  * FS CTS frame base address. It's where mac stores CTS frame for DFS.
1441  */
1442 #define HW_DFS_CTS_BASE                 0x7780
1443
1444 /*
1445  * TXRX control registers - base address 0x3000
1446  */
1447
1448 /*
1449  * TXRX_CSR1:
1450  * rt2860b  UNKNOWN reg use R/O Reg Addr 0x77d0 first..
1451  */
1452 #define TXRX_CSR1                       0x77d0
1453
1454 /*
1455  * HW_DEBUG_SETTING_BASE:
1456  * since NULL frame won't be that long (256 byte)
1457  * We steal 16 tail bytes to save debugging settings
1458  */
1459 #define HW_DEBUG_SETTING_BASE           0x77f0
1460 #define HW_DEBUG_SETTING_BASE2          0x7770
1461
1462 /*
1463  * HW_BEACON_BASE
1464  * In order to support maximum 8 MBSS and its maximum length
1465  * is 512 bytes for each beacon
1466  * Three section discontinue memory segments will be used.
1467  * 1. The original region for BCN 0~3
1468  * 2. Extract memory from FCE table for BCN 4~5
1469  * 3. Extract memory from Pair-wise key table for BCN 6~7
1470  *    It occupied those memory of wcid 238~253 for BCN 6
1471  *    and wcid 222~237 for BCN 7
1472  *
1473  * IMPORTANT NOTE: Not sure why legacy driver does this,
1474  * but HW_BEACON_BASE7 is 0x0200 bytes below HW_BEACON_BASE6.
1475  */
1476 #define HW_BEACON_BASE0                 0x7800
1477 #define HW_BEACON_BASE1                 0x7a00
1478 #define HW_BEACON_BASE2                 0x7c00
1479 #define HW_BEACON_BASE3                 0x7e00
1480 #define HW_BEACON_BASE4                 0x7200
1481 #define HW_BEACON_BASE5                 0x7400
1482 #define HW_BEACON_BASE6                 0x5dc0
1483 #define HW_BEACON_BASE7                 0x5bc0
1484
1485 #define HW_BEACON_OFFSET(__index) \
1486         ( ((__index) < 4) ? ( HW_BEACON_BASE0 + (__index * 0x0200) ) : \
1487           (((__index) < 6) ? ( HW_BEACON_BASE4 + ((__index - 4) * 0x0200) ) : \
1488           (HW_BEACON_BASE6 - ((__index - 6) * 0x0200))) )
1489
1490 /*
1491  * 8051 firmware image.
1492  */
1493 #define FIRMWARE_RT2870                 "rt2870.bin"
1494 #define FIRMWARE_IMAGE_BASE             0x3000
1495
1496 /*
1497  * BBP registers.
1498  * The wordsize of the BBP is 8 bits.
1499  */
1500
1501 /*
1502  * BBP 1: TX Antenna
1503  */
1504 #define BBP1_TX_POWER                   FIELD8(0x07)
1505 #define BBP1_TX_ANTENNA                 FIELD8(0x18)
1506
1507 /*
1508  * BBP 3: RX Antenna
1509  */
1510 #define BBP3_RX_ANTENNA                 FIELD8(0x18)
1511 #define BBP3_HT40_PLUS                  FIELD8(0x20)
1512
1513 /*
1514  * BBP 4: Bandwidth
1515  */
1516 #define BBP4_TX_BF                      FIELD8(0x01)
1517 #define BBP4_BANDWIDTH                  FIELD8(0x18)
1518
1519 /*
1520  * RFCSR registers
1521  * The wordsize of the RFCSR is 8 bits.
1522  */
1523
1524 /*
1525  * RFCSR 6:
1526  */
1527 #define RFCSR6_R                        FIELD8(0x03)
1528
1529 /*
1530  * RFCSR 7:
1531  */
1532 #define RFCSR7_RF_TUNING                FIELD8(0x01)
1533
1534 /*
1535  * RFCSR 12:
1536  */
1537 #define RFCSR12_TX_POWER                FIELD8(0x1f)
1538
1539 /*
1540  * RFCSR 22:
1541  */
1542 #define RFCSR22_BASEBAND_LOOPBACK       FIELD8(0x01)
1543
1544 /*
1545  * RFCSR 23:
1546  */
1547 #define RFCSR23_FREQ_OFFSET             FIELD8(0x7f)
1548
1549 /*
1550  * RFCSR 30:
1551  */
1552 #define RFCSR30_RF_CALIBRATION          FIELD8(0x80)
1553
1554 /*
1555  * RF registers
1556  */
1557
1558 /*
1559  * RF 2
1560  */
1561 #define RF2_ANTENNA_RX2                 FIELD32(0x00000040)
1562 #define RF2_ANTENNA_TX1                 FIELD32(0x00004000)
1563 #define RF2_ANTENNA_RX1                 FIELD32(0x00020000)
1564
1565 /*
1566  * RF 3
1567  */
1568 #define RF3_TXPOWER_G                   FIELD32(0x00003e00)
1569 #define RF3_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000200)
1570 #define RF3_TXPOWER_A                   FIELD32(0x00003c00)
1571
1572 /*
1573  * RF 4
1574  */
1575 #define RF4_TXPOWER_G                   FIELD32(0x000007c0)
1576 #define RF4_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000040)
1577 #define RF4_TXPOWER_A                   FIELD32(0x00000780)
1578 #define RF4_FREQ_OFFSET                 FIELD32(0x001f8000)
1579 #define RF4_HT40                        FIELD32(0x00200000)
1580
1581 /*
1582  * EEPROM content.
1583  * The wordsize of the EEPROM is 16 bits.
1584  */
1585
1586 /*
1587  * EEPROM Version
1588  */
1589 #define EEPROM_VERSION                  0x0001
1590 #define EEPROM_VERSION_FAE              FIELD16(0x00ff)
1591 #define EEPROM_VERSION_VERSION          FIELD16(0xff00)
1592
1593 /*
1594  * HW MAC address.
1595  */
1596 #define EEPROM_MAC_ADDR_0               0x0002
1597 #define EEPROM_MAC_ADDR_BYTE0           FIELD16(0x00ff)
1598 #define EEPROM_MAC_ADDR_BYTE1           FIELD16(0xff00)
1599 #define EEPROM_MAC_ADDR_1               0x0003
1600 #define EEPROM_MAC_ADDR_BYTE2           FIELD16(0x00ff)
1601 #define EEPROM_MAC_ADDR_BYTE3           FIELD16(0xff00)
1602 #define EEPROM_MAC_ADDR_2               0x0004
1603 #define EEPROM_MAC_ADDR_BYTE4           FIELD16(0x00ff)
1604 #define EEPROM_MAC_ADDR_BYTE5           FIELD16(0xff00)
1605
1606 /*
1607  * EEPROM ANTENNA config
1608  * RXPATH: 1: 1R, 2: 2R, 3: 3R
1609  * TXPATH: 1: 1T, 2: 2T
1610  */
1611 #define EEPROM_ANTENNA                  0x001a
1612 #define EEPROM_ANTENNA_RXPATH           FIELD16(0x000f)
1613 #define EEPROM_ANTENNA_TXPATH           FIELD16(0x00f0)
1614 #define EEPROM_ANTENNA_RF_TYPE          FIELD16(0x0f00)
1615
1616 /*
1617  * EEPROM NIC config
1618  * CARDBUS_ACCEL: 0 - enable, 1 - disable
1619  */
1620 #define EEPROM_NIC                      0x001b
1621 #define EEPROM_NIC_HW_RADIO             FIELD16(0x0001)
1622 #define EEPROM_NIC_DYNAMIC_TX_AGC       FIELD16(0x0002)
1623 #define EEPROM_NIC_EXTERNAL_LNA_BG      FIELD16(0x0004)
1624 #define EEPROM_NIC_EXTERNAL_LNA_A       FIELD16(0x0008)
1625 #define EEPROM_NIC_CARDBUS_ACCEL        FIELD16(0x0010)
1626 #define EEPROM_NIC_BW40M_SB_BG          FIELD16(0x0020)
1627 #define EEPROM_NIC_BW40M_SB_A           FIELD16(0x0040)
1628 #define EEPROM_NIC_WPS_PBC              FIELD16(0x0080)
1629 #define EEPROM_NIC_BW40M_BG             FIELD16(0x0100)
1630 #define EEPROM_NIC_BW40M_A              FIELD16(0x0200)
1631
1632 /*
1633  * EEPROM frequency
1634  */
1635 #define EEPROM_FREQ                     0x001d
1636 #define EEPROM_FREQ_OFFSET              FIELD16(0x00ff)
1637 #define EEPROM_FREQ_LED_MODE            FIELD16(0x7f00)
1638 #define EEPROM_FREQ_LED_POLARITY        FIELD16(0x1000)
1639
1640 /*
1641  * EEPROM LED
1642  * POLARITY_RDY_G: Polarity RDY_G setting.
1643  * POLARITY_RDY_A: Polarity RDY_A setting.
1644  * POLARITY_ACT: Polarity ACT setting.
1645  * POLARITY_GPIO_0: Polarity GPIO0 setting.
1646  * POLARITY_GPIO_1: Polarity GPIO1 setting.
1647  * POLARITY_GPIO_2: Polarity GPIO2 setting.
1648  * POLARITY_GPIO_3: Polarity GPIO3 setting.
1649  * POLARITY_GPIO_4: Polarity GPIO4 setting.
1650  * LED_MODE: Led mode.
1651  */
1652 #define EEPROM_LED1                     0x001e
1653 #define EEPROM_LED2                     0x001f
1654 #define EEPROM_LED3                     0x0020
1655 #define EEPROM_LED_POLARITY_RDY_BG      FIELD16(0x0001)
1656 #define EEPROM_LED_POLARITY_RDY_A       FIELD16(0x0002)
1657 #define EEPROM_LED_POLARITY_ACT         FIELD16(0x0004)
1658 #define EEPROM_LED_POLARITY_GPIO_0      FIELD16(0x0008)
1659 #define EEPROM_LED_POLARITY_GPIO_1      FIELD16(0x0010)
1660 #define EEPROM_LED_POLARITY_GPIO_2      FIELD16(0x0020)
1661 #define EEPROM_LED_POLARITY_GPIO_3      FIELD16(0x0040)
1662 #define EEPROM_LED_POLARITY_GPIO_4      FIELD16(0x0080)
1663 #define EEPROM_LED_LED_MODE             FIELD16(0x1f00)
1664
1665 /*
1666  * EEPROM LNA
1667  */
1668 #define EEPROM_LNA                      0x0022
1669 #define EEPROM_LNA_BG                   FIELD16(0x00ff)
1670 #define EEPROM_LNA_A0                   FIELD16(0xff00)
1671
1672 /*
1673  * EEPROM RSSI BG offset
1674  */
1675 #define EEPROM_RSSI_BG                  0x0023
1676 #define EEPROM_RSSI_BG_OFFSET0          FIELD16(0x00ff)
1677 #define EEPROM_RSSI_BG_OFFSET1          FIELD16(0xff00)
1678
1679 /*
1680  * EEPROM RSSI BG2 offset
1681  */
1682 #define EEPROM_RSSI_BG2                 0x0024
1683 #define EEPROM_RSSI_BG2_OFFSET2         FIELD16(0x00ff)
1684 #define EEPROM_RSSI_BG2_LNA_A1          FIELD16(0xff00)
1685
1686 /*
1687  * EEPROM RSSI A offset
1688  */
1689 #define EEPROM_RSSI_A                   0x0025
1690 #define EEPROM_RSSI_A_OFFSET0           FIELD16(0x00ff)
1691 #define EEPROM_RSSI_A_OFFSET1           FIELD16(0xff00)
1692
1693 /*
1694  * EEPROM RSSI A2 offset
1695  */
1696 #define EEPROM_RSSI_A2                  0x0026
1697 #define EEPROM_RSSI_A2_OFFSET2          FIELD16(0x00ff)
1698 #define EEPROM_RSSI_A2_LNA_A2           FIELD16(0xff00)
1699
1700 /*
1701  * EEPROM TXpower delta: 20MHZ AND 40 MHZ use different power.
1702  *      This is delta in 40MHZ.
1703  * VALUE: Tx Power dalta value (MAX=4)
1704  * TYPE: 1: Plus the delta value, 0: minus the delta value
1705  * TXPOWER: Enable:
1706  */
1707 #define EEPROM_TXPOWER_DELTA            0x0028
1708 #define EEPROM_TXPOWER_DELTA_VALUE      FIELD16(0x003f)
1709 #define EEPROM_TXPOWER_DELTA_TYPE       FIELD16(0x0040)
1710 #define EEPROM_TXPOWER_DELTA_TXPOWER    FIELD16(0x0080)
1711
1712 /*
1713  * EEPROM TXPOWER 802.11BG
1714  */
1715 #define EEPROM_TXPOWER_BG1              0x0029
1716 #define EEPROM_TXPOWER_BG2              0x0030
1717 #define EEPROM_TXPOWER_BG_SIZE          7
1718 #define EEPROM_TXPOWER_BG_1             FIELD16(0x00ff)
1719 #define EEPROM_TXPOWER_BG_2             FIELD16(0xff00)
1720
1721 /*
1722  * EEPROM TXPOWER 802.11A
1723  */
1724 #define EEPROM_TXPOWER_A1               0x003c
1725 #define EEPROM_TXPOWER_A2               0x0053
1726 #define EEPROM_TXPOWER_A_SIZE           6
1727 #define EEPROM_TXPOWER_A_1              FIELD16(0x00ff)
1728 #define EEPROM_TXPOWER_A_2              FIELD16(0xff00)
1729
1730 /*
1731  * EEPROM TXpower byrate: 20MHZ power
1732  */
1733 #define EEPROM_TXPOWER_BYRATE           0x006f
1734
1735 /*
1736  * EEPROM BBP.
1737  */
1738 #define EEPROM_BBP_START                0x0078
1739 #define EEPROM_BBP_SIZE                 16
1740 #define EEPROM_BBP_VALUE                FIELD16(0x00ff)
1741 #define EEPROM_BBP_REG_ID               FIELD16(0xff00)
1742
1743 /*
1744  * MCU mailbox commands.
1745  */
1746 #define MCU_SLEEP                       0x30
1747 #define MCU_WAKEUP                      0x31
1748 #define MCU_RADIO_OFF                   0x35
1749 #define MCU_CURRENT                     0x36
1750 #define MCU_LED                         0x50
1751 #define MCU_LED_STRENGTH                0x51
1752 #define MCU_LED_1                       0x52
1753 #define MCU_LED_2                       0x53
1754 #define MCU_LED_3                       0x54
1755 #define MCU_RADAR                       0x60
1756 #define MCU_BOOT_SIGNAL                 0x72
1757 #define MCU_BBP_SIGNAL                  0x80
1758 #define MCU_POWER_SAVE                  0x83
1759
1760 /*
1761  * MCU mailbox tokens
1762  */
1763 #define TOKEN_WAKUP                     3
1764
1765 /*
1766  * DMA descriptor defines.
1767  */
1768 #define TXD_DESC_SIZE                   ( 4 * sizeof(__le32) )
1769 #define TXINFO_DESC_SIZE                ( 1 * sizeof(__le32) )
1770 #define TXWI_DESC_SIZE                  ( 4 * sizeof(__le32) )
1771 #define RXD_DESC_SIZE                   ( 1 * sizeof(__le32) )
1772 #define RXWI_DESC_SIZE                  ( 4 * sizeof(__le32) )
1773
1774 /*
1775  * TX descriptor format for TX, PRIO and Beacon Ring.
1776  */
1777
1778 /*
1779  * Word0
1780  */
1781 #define TXD_W0_SD_PTR0                  FIELD32(0xffffffff)
1782
1783 /*
1784  * Word1
1785  */
1786 #define TXD_W1_SD_LEN1                  FIELD32(0x00003fff)
1787 #define TXD_W1_LAST_SEC1                FIELD32(0x00004000)
1788 #define TXD_W1_BURST                    FIELD32(0x00008000)
1789 #define TXD_W1_SD_LEN0                  FIELD32(0x3fff0000)
1790 #define TXD_W1_LAST_SEC0                FIELD32(0x40000000)
1791 #define TXD_W1_DMA_DONE                 FIELD32(0x80000000)
1792
1793 /*
1794  * Word2
1795  */
1796 #define TXD_W2_SD_PTR1                  FIELD32(0xffffffff)
1797
1798 /*
1799  * Word3
1800  * WIV: Wireless Info Valid. 1: Driver filled WI, 0: DMA needs to copy WI
1801  * QSEL: Select on-chip FIFO ID for 2nd-stage output scheduler.
1802  *       0:MGMT, 1:HCCA 2:EDCA
1803  */
1804 #define TXD_W3_WIV                      FIELD32(0x01000000)
1805 #define TXD_W3_QSEL                     FIELD32(0x06000000)
1806 #define TXD_W3_TCO                      FIELD32(0x20000000)
1807 #define TXD_W3_UCO                      FIELD32(0x40000000)
1808 #define TXD_W3_ICO                      FIELD32(0x80000000)
1809
1810 /*
1811  * TX Info structure
1812  */
1813
1814 /*
1815  * Word0
1816  * WIV: Wireless Info Valid. 1: Driver filled WI,  0: DMA needs to copy WI
1817  * QSEL: Select on-chip FIFO ID for 2nd-stage output scheduler.
1818  *       0:MGMT, 1:HCCA 2:EDCA
1819  * USB_DMA_NEXT_VALID: Used ONLY in USB bulk Aggregation, NextValid
1820  * DMA_TX_BURST: used ONLY in USB bulk Aggregation.
1821  *               Force USB DMA transmit frame from current selected endpoint
1822  */
1823 #define TXINFO_W0_USB_DMA_TX_PKT_LEN    FIELD32(0x0000ffff)
1824 #define TXINFO_W0_WIV                   FIELD32(0x01000000)
1825 #define TXINFO_W0_QSEL                  FIELD32(0x06000000)
1826 #define TXINFO_W0_SW_USE_LAST_ROUND     FIELD32(0x08000000)
1827 #define TXINFO_W0_USB_DMA_NEXT_VALID    FIELD32(0x40000000)
1828 #define TXINFO_W0_USB_DMA_TX_BURST      FIELD32(0x80000000)
1829
1830 /*
1831  * TX WI structure
1832  */
1833
1834 /*
1835  * Word0
1836  * FRAG: 1 To inform TKIP engine this is a fragment.
1837  * MIMO_PS: The remote peer is in dynamic MIMO-PS mode
1838  * TX_OP: 0:HT TXOP rule , 1:PIFS TX ,2:Backoff, 3:sifs
1839  * BW: Channel bandwidth 20MHz or 40 MHz
1840  * STBC: 1: STBC support MCS =0-7, 2,3 : RESERVED
1841  */
1842 #define TXWI_W0_FRAG                    FIELD32(0x00000001)
1843 #define TXWI_W0_MIMO_PS                 FIELD32(0x00000002)
1844 #define TXWI_W0_CF_ACK                  FIELD32(0x00000004)
1845 #define TXWI_W0_TS                      FIELD32(0x00000008)
1846 #define TXWI_W0_AMPDU                   FIELD32(0x00000010)
1847 #define TXWI_W0_MPDU_DENSITY            FIELD32(0x000000e0)
1848 #define TXWI_W0_TX_OP                   FIELD32(0x00000300)
1849 #define TXWI_W0_MCS                     FIELD32(0x007f0000)
1850 #define TXWI_W0_BW                      FIELD32(0x00800000)
1851 #define TXWI_W0_SHORT_GI                FIELD32(0x01000000)
1852 #define TXWI_W0_STBC                    FIELD32(0x06000000)
1853 #define TXWI_W0_IFS                     FIELD32(0x08000000)
1854 #define TXWI_W0_PHYMODE                 FIELD32(0xc0000000)
1855
1856 /*
1857  * Word1
1858  */
1859 #define TXWI_W1_ACK                     FIELD32(0x00000001)
1860 #define TXWI_W1_NSEQ                    FIELD32(0x00000002)
1861 #define TXWI_W1_BW_WIN_SIZE             FIELD32(0x000000fc)
1862 #define TXWI_W1_WIRELESS_CLI_ID         FIELD32(0x0000ff00)
1863 #define TXWI_W1_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
1864 #define TXWI_W1_PACKETID                FIELD32(0xf0000000)
1865
1866 /*
1867  * Word2
1868  */
1869 #define TXWI_W2_IV                      FIELD32(0xffffffff)
1870
1871 /*
1872  * Word3
1873  */
1874 #define TXWI_W3_EIV                     FIELD32(0xffffffff)
1875
1876 /*
1877  * RX descriptor format for RX Ring.
1878  */
1879
1880 /*
1881  * Word0
1882  * UNICAST_TO_ME: This RX frame is unicast to me.
1883  * MULTICAST: This is a multicast frame.
1884  * BROADCAST: This is a broadcast frame.
1885  * MY_BSS: this frame belongs to the same BSSID.
1886  * CRC_ERROR: CRC error.
1887  * CIPHER_ERROR: 0: decryption okay, 1:ICV error, 2:MIC error, 3:KEY not valid.
1888  * AMSDU: rx with 802.3 header, not 802.11 header.
1889  */
1890
1891 #define RXD_W0_BA                       FIELD32(0x00000001)
1892 #define RXD_W0_DATA                     FIELD32(0x00000002)
1893 #define RXD_W0_NULLDATA                 FIELD32(0x00000004)
1894 #define RXD_W0_FRAG                     FIELD32(0x00000008)
1895 #define RXD_W0_UNICAST_TO_ME            FIELD32(0x00000010)
1896 #define RXD_W0_MULTICAST                FIELD32(0x00000020)
1897 #define RXD_W0_BROADCAST                FIELD32(0x00000040)
1898 #define RXD_W0_MY_BSS                   FIELD32(0x00000080)
1899 #define RXD_W0_CRC_ERROR                FIELD32(0x00000100)
1900 #define RXD_W0_CIPHER_ERROR             FIELD32(0x00000600)
1901 #define RXD_W0_AMSDU                    FIELD32(0x00000800)
1902 #define RXD_W0_HTC                      FIELD32(0x00001000)
1903 #define RXD_W0_RSSI                     FIELD32(0x00002000)
1904 #define RXD_W0_L2PAD                    FIELD32(0x00004000)
1905 #define RXD_W0_AMPDU                    FIELD32(0x00008000)
1906 #define RXD_W0_DECRYPTED                FIELD32(0x00010000)
1907 #define RXD_W0_PLCP_RSSI                FIELD32(0x00020000)
1908 #define RXD_W0_CIPHER_ALG               FIELD32(0x00040000)
1909 #define RXD_W0_LAST_AMSDU               FIELD32(0x00080000)
1910 #define RXD_W0_PLCP_SIGNAL              FIELD32(0xfff00000)
1911
1912 /*
1913  * RX WI structure
1914  */
1915
1916 /*
1917  * Word0
1918  */
1919 #define RXWI_W0_WIRELESS_CLI_ID         FIELD32(0x000000ff)
1920 #define RXWI_W0_KEY_INDEX               FIELD32(0x00000300)
1921 #define RXWI_W0_BSSID                   FIELD32(0x00001c00)
1922 #define RXWI_W0_UDF                     FIELD32(0x0000e000)
1923 #define RXWI_W0_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
1924 #define RXWI_W0_TID                     FIELD32(0xf0000000)
1925
1926 /*
1927  * Word1
1928  */
1929 #define RXWI_W1_FRAG                    FIELD32(0x0000000f)
1930 #define RXWI_W1_SEQUENCE                FIELD32(0x0000fff0)
1931 #define RXWI_W1_MCS                     FIELD32(0x007f0000)
1932 #define RXWI_W1_BW                      FIELD32(0x00800000)
1933 #define RXWI_W1_SHORT_GI                FIELD32(0x01000000)
1934 #define RXWI_W1_STBC                    FIELD32(0x06000000)
1935 #define RXWI_W1_PHYMODE                 FIELD32(0xc0000000)
1936
1937 /*
1938  * Word2
1939  */
1940 #define RXWI_W2_RSSI0                   FIELD32(0x000000ff)
1941 #define RXWI_W2_RSSI1                   FIELD32(0x0000ff00)
1942 #define RXWI_W2_RSSI2                   FIELD32(0x00ff0000)
1943
1944 /*
1945  * Word3
1946  */
1947 #define RXWI_W3_SNR0                    FIELD32(0x000000ff)
1948 #define RXWI_W3_SNR1                    FIELD32(0x0000ff00)
1949
1950 /*
1951  * Macros for converting txpower from EEPROM to mac80211 value
1952  * and from mac80211 value to register value.
1953  */
1954 #define MIN_G_TXPOWER   0
1955 #define MIN_A_TXPOWER   -7
1956 #define MAX_G_TXPOWER   31
1957 #define MAX_A_TXPOWER   15
1958 #define DEFAULT_TXPOWER 5
1959
1960 #define TXPOWER_G_FROM_DEV(__txpower) \
1961         ((__txpower) > MAX_G_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
1962
1963 #define TXPOWER_G_TO_DEV(__txpower) \
1964         clamp_t(char, __txpower, MIN_G_TXPOWER, MAX_G_TXPOWER)
1965
1966 #define TXPOWER_A_FROM_DEV(__txpower) \
1967         ((__txpower) > MAX_A_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
1968
1969 #define TXPOWER_A_TO_DEV(__txpower) \
1970         clamp_t(char, __txpower, MIN_A_TXPOWER, MAX_A_TXPOWER)
1971
1972 #endif /* RT2800USB_H */