SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/wireless/ath/ath9k/xmit.c

   1 /*
   2  * Copyright (c) 2008-2009 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include "ath9k.h"
  18 #include "ar9003_mac.h"
  19
  20 #define BITS_PER_BYTE           8
  21 #define OFDM_PLCP_BITS          22
  22 #define HT_RC_2_MCS(_rc)        ((_rc) & 0x0f)
  23 #define HT_RC_2_STREAMS(_rc)    ((((_rc) & 0x78) >> 3) + 1)
  24 #define L_STF                   8
  25 #define L_LTF                   8
  26 #define L_SIG                   4
  27 #define HT_SIG                  8
  28 #define HT_STF                  4
  29 #define HT_LTF(_ns)             (4 * (_ns))
  30 #define SYMBOL_TIME(_ns)        ((_ns) << 2) /* ns * 4 us */
  31 #define SYMBOL_TIME_HALFGI(_ns) (((_ns) * 18 + 4) / 5)  /* ns * 3.6 us */
  32 #define NUM_SYMBOLS_PER_USEC(_usec) (_usec >> 2)
  33 #define NUM_SYMBOLS_PER_USEC_HALFGI(_usec) (((_usec*5)-4)/18)
  34
  35 #define OFDM_SIFS_TIME              16
  36
  37 static u32 bits_per_symbol[][2] = {
  38         /* 20MHz 40MHz */
  39         {    26,   54 },     /*  0: BPSK */
  40         {    52,  108 },     /*  1: QPSK 1/2 */
  41         {    78,  162 },     /*  2: QPSK 3/4 */
  42         {   104,  216 },     /*  3: 16-QAM 1/2 */
  43         {   156,  324 },     /*  4: 16-QAM 3/4 */
  44         {   208,  432 },     /*  5: 64-QAM 2/3 */
  45         {   234,  486 },     /*  6: 64-QAM 3/4 */
  46         {   260,  540 },     /*  7: 64-QAM 5/6 */
  47         {    52,  108 },     /*  8: BPSK */
  48         {   104,  216 },     /*  9: QPSK 1/2 */
  49         {   156,  324 },     /* 10: QPSK 3/4 */
  50         {   208,  432 },     /* 11: 16-QAM 1/2 */
  51         {   312,  648 },     /* 12: 16-QAM 3/4 */
  52         {   416,  864 },     /* 13: 64-QAM 2/3 */
  53         {   468,  972 },     /* 14: 64-QAM 3/4 */
  54         {   520, 1080 },     /* 15: 64-QAM 5/6 */
  55 };
  56
  57 #define IS_HT_RATE(_rate)     ((_rate) & 0x80)
  58
  59 static void ath_tx_send_ht_normal(struct ath_softc *sc, struct ath_txq *txq,
  60                                   struct ath_atx_tid *tid,
  61                                   struct list_head *bf_head);
  62 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
  63                                 struct ath_txq *txq, struct list_head *bf_q,
  64                                 struct ath_tx_status *ts, int txok, int sendbar);
  65 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
  66                              struct list_head *head);
  67 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf);
  68 static int ath_tx_num_badfrms(struct ath_softc *sc, struct ath_buf *bf,
  69                               struct ath_tx_status *ts, int txok);
  70 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
  71                              int nbad, int txok, bool update_rc);
  72
  73 enum {
  74         MCS_DEFAULT,
  75         MCS_HT40,
  76         MCS_HT40_SGI,
  77 };
  78
  79 static int ath_max_4ms_framelen[3][16] = {
  80         [MCS_DEFAULT] = {
  81                 3216,  6434,  9650,  12868, 19304, 25740,  28956,  32180,
  82                 6430,  12860, 19300, 25736, 38600, 51472,  57890,  64320,
  83         },
  84         [MCS_HT40] = {
  85                 6684,  13368, 20052, 26738, 40104, 53476,  60156,  66840,
  86                 13360, 26720, 40080, 53440, 80160, 106880, 120240, 133600,
  87         },
  88         [MCS_HT40_SGI] = {
  89                 /* TODO: Only MCS 7 and 15 updated, recalculate the rest */
  90                 6684,  13368, 20052, 26738, 40104, 53476,  60156,  74200,
  91                 13360, 26720, 40080, 53440, 80160, 106880, 120240, 148400,
  92         }
  93 };
  94
  95 /*********************/
  96 /* Aggregation logic */
  97 /*********************/
  98
  99 static void ath_tx_queue_tid(struct ath_txq *txq, struct ath_atx_tid *tid)
 100 {
 101         struct ath_atx_ac *ac = tid->ac;
 102
 103         if (tid->paused)
 104                 return;
 105
 106         if (tid->sched)
 107                 return;
 108
 109         tid->sched = true;
 110         list_add_tail(&tid->list, &ac->tid_q);
 111
 112         if (ac->sched)
 113                 return;
 114
 115         ac->sched = true;
 116         list_add_tail(&ac->list, &txq->axq_acq);
 117 }
 118
 119 static void ath_tx_pause_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 120 {
 121         struct ath_txq *txq = &sc->tx.txq[tid->ac->qnum];
 122
 123         spin_lock_bh(&txq->axq_lock);
 124         tid->paused++;
 125         spin_unlock_bh(&txq->axq_lock);
 126 }
 127
 128 static void ath_tx_resume_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 129 {
 130         struct ath_txq *txq = &sc->tx.txq[tid->ac->qnum];
 131
 132         BUG_ON(tid->paused <= 0);
 133         spin_lock_bh(&txq->axq_lock);
 134
 135         tid->paused--;
 136
 137         if (tid->paused > 0)
 138                 goto unlock;
 139
 140         if (list_empty(&tid->buf_q))
 141                 goto unlock;
 142
 143         ath_tx_queue_tid(txq, tid);
 144         ath_txq_schedule(sc, txq);
 145 unlock:
 146         spin_unlock_bh(&txq->axq_lock);
 147 }
 148
 149 static void ath_tx_flush_tid(struct ath_softc *sc, struct ath_atx_tid *tid)
 150 {
 151         struct ath_txq *txq = &sc->tx.txq[tid->ac->qnum];
 152         struct ath_buf *bf;
 153         struct list_head bf_head;
 154         INIT_LIST_HEAD(&bf_head);
 155
 156         BUG_ON(tid->paused <= 0);
 157         spin_lock_bh(&txq->axq_lock);
 158
 159         tid->paused--;
 160
 161         if (tid->paused > 0) {
 162                 spin_unlock_bh(&txq->axq_lock);
 163                 return;
 164         }
 165
 166         while (!list_empty(&tid->buf_q)) {
 167                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 168                 BUG_ON(bf_isretried(bf));
 169                 list_move_tail(&bf->list, &bf_head);
 170                 ath_tx_send_ht_normal(sc, txq, tid, &bf_head);
 171         }
 172
 173         spin_unlock_bh(&txq->axq_lock);
 174 }
 175
 176 static void ath_tx_update_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 177                               int seqno)
 178 {
 179         int index, cindex;
 180
 181         index  = ATH_BA_INDEX(tid->seq_start, seqno);
 182         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 183
 184         tid->tx_buf[cindex] = NULL;
 185
 186         while (tid->baw_head != tid->baw_tail && !tid->tx_buf[tid->baw_head]) {
 187                 INCR(tid->seq_start, IEEE80211_SEQ_MAX);
 188                 INCR(tid->baw_head, ATH_TID_MAX_BUFS);
 189         }
 190 }
 191
 192 static void ath_tx_addto_baw(struct ath_softc *sc, struct ath_atx_tid *tid,
 193                              struct ath_buf *bf)
 194 {
 195         int index, cindex;
 196
 197         if (bf_isretried(bf))
 198                 return;
 199
 200         index  = ATH_BA_INDEX(tid->seq_start, bf->bf_seqno);
 201         cindex = (tid->baw_head + index) & (ATH_TID_MAX_BUFS - 1);
 202
 203         BUG_ON(tid->tx_buf[cindex] != NULL);
 204         tid->tx_buf[cindex] = bf;
 205
 206         if (index >= ((tid->baw_tail - tid->baw_head) &
 207                 (ATH_TID_MAX_BUFS - 1))) {
 208                 tid->baw_tail = cindex;
 209                 INCR(tid->baw_tail, ATH_TID_MAX_BUFS);
 210         }
 211 }
 212
 213 /*
 214  * TODO: For frame(s) that are in the retry state, we will reuse the
 215  * sequence number(s) without setting the retry bit. The
 216  * alternative is to give up on these and BAR the receiver's window
 217  * forward.
 218  */
 219 static void ath_tid_drain(struct ath_softc *sc, struct ath_txq *txq,
 220                           struct ath_atx_tid *tid)
 221
 222 {
 223         struct ath_buf *bf;
 224         struct list_head bf_head;
 225         struct ath_tx_status ts;
 226
 227         memset(&ts, 0, sizeof(ts));
 228         INIT_LIST_HEAD(&bf_head);
 229
 230         for (;;) {
 231                 if (list_empty(&tid->buf_q))
 232                         break;
 233
 234                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 235                 list_move_tail(&bf->list, &bf_head);
 236
 237                 if (bf_isretried(bf))
 238                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 239
 240                 spin_unlock(&txq->axq_lock);
 241                 ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 242                 spin_lock(&txq->axq_lock);
 243         }
 244
 245         tid->seq_next = tid->seq_start;
 246         tid->baw_tail = tid->baw_head;
 247 }
 248
 249 static void ath_tx_set_retry(struct ath_softc *sc, struct ath_txq *txq,
 250                              struct ath_buf *bf)
 251 {
 252         struct sk_buff *skb;
 253         struct ieee80211_hdr *hdr;
 254
 255         bf->bf_state.bf_type |= BUF_RETRY;
 256         bf->bf_retries++;
 257         TX_STAT_INC(txq->axq_qnum, a_retries);
 258
 259         skb = bf->bf_mpdu;
 260         hdr = (struct ieee80211_hdr *)skb->data;
 261         hdr->frame_control |= cpu_to_le16(IEEE80211_FCTL_RETRY);
 262 }
 263
 264 static struct ath_buf* ath_clone_txbuf(struct ath_softc *sc, struct ath_buf *bf)
 265 {
 266         struct ath_buf *tbf;
 267
 268         spin_lock_bh(&sc->tx.txbuflock);
 269         if (WARN_ON(list_empty(&sc->tx.txbuf))) {
 270                 spin_unlock_bh(&sc->tx.txbuflock);
 271                 return NULL;
 272         }
 273         tbf = list_first_entry(&sc->tx.txbuf, struct ath_buf, list);
 274         list_del(&tbf->list);
 275         spin_unlock_bh(&sc->tx.txbuflock);
 276
 277         ATH_TXBUF_RESET(tbf);
 278
 279         tbf->aphy = bf->aphy;
 280         tbf->bf_mpdu = bf->bf_mpdu;
 281         tbf->bf_buf_addr = bf->bf_buf_addr;
 282         memcpy(tbf->bf_desc, bf->bf_desc, sc->sc_ah->caps.tx_desc_len);
 283         tbf->bf_state = bf->bf_state;
 284         tbf->bf_dmacontext = bf->bf_dmacontext;
 285
 286         return tbf;
 287 }
 288
 289 static void ath_tx_complete_aggr(struct ath_softc *sc, struct ath_txq *txq,
 290                                  struct ath_buf *bf, struct list_head *bf_q,
 291                                  struct ath_tx_status *ts, int txok)
 292 {
 293         struct ath_node *an = NULL;
 294         struct sk_buff *skb;
 295         struct ieee80211_sta *sta;
 296         struct ieee80211_hw *hw;
 297         struct ieee80211_hdr *hdr;
 298         struct ieee80211_tx_info *tx_info;
 299         struct ath_atx_tid *tid = NULL;
 300         struct ath_buf *bf_next, *bf_last = bf->bf_lastbf;
 301         struct list_head bf_head, bf_pending;
 302         u16 seq_st = 0, acked_cnt = 0, txfail_cnt = 0;
 303         u32 ba[WME_BA_BMP_SIZE >> 5];
 304         int isaggr, txfail, txpending, sendbar = 0, needreset = 0, nbad = 0;
 305         bool rc_update = true;
 306
 307         skb = bf->bf_mpdu;
 308         hdr = (struct ieee80211_hdr *)skb->data;
 309
 310         tx_info = IEEE80211_SKB_CB(skb);
 311         hw = bf->aphy->hw;
 312
 313         rcu_read_lock();
 314
 315         /* XXX: use ieee80211_find_sta! */
 316         sta = ieee80211_find_sta_by_hw(hw, hdr->addr1);
 317         if (!sta) {
 318                 rcu_read_unlock();
 319                 return;
 320         }
 321
 322         an = (struct ath_node *)sta->drv_priv;
 323         tid = ATH_AN_2_TID(an, bf->bf_tidno);
 324
 325         isaggr = bf_isaggr(bf);
 326         memset(ba, 0, WME_BA_BMP_SIZE >> 3);
 327
 328         if (isaggr && txok) {
 329                 if (ts->ts_flags & ATH9K_TX_BA) {
 330                         seq_st = ts->ts_seqnum;
 331                         memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
 332                 } else {
 333                         /*
 334                          * AR5416 can become deaf/mute when BA
 335                          * issue happens. Chip needs to be reset.
 336                          * But AP code may have sychronization issues
 337                          * when perform internal reset in this routine.
 338                          * Only enable reset in STA mode for now.
 339                          */
 340                         if (sc->sc_ah->opmode == NL80211_IFTYPE_STATION)
 341                                 needreset = 1;
 342                 }
 343         }
 344
 345         INIT_LIST_HEAD(&bf_pending);
 346         INIT_LIST_HEAD(&bf_head);
 347
 348         nbad = ath_tx_num_badfrms(sc, bf, ts, txok);
 349         while (bf) {
 350                 txfail = txpending = 0;
 351                 bf_next = bf->bf_next;
 352
 353                 if (ATH_BA_ISSET(ba, ATH_BA_INDEX(seq_st, bf->bf_seqno))) {
 354                         /* transmit completion, subframe is
 355                          * acked by block ack */
 356                         acked_cnt++;
 357                 } else if (!isaggr && txok) {
 358                         /* transmit completion */
 359                         acked_cnt++;
 360                 } else {
 361                         if (!(tid->state & AGGR_CLEANUP) &&
 362                             !bf_last->bf_tx_aborted) {
 363                                 if (bf->bf_retries < ATH_MAX_SW_RETRIES) {
 364                                         ath_tx_set_retry(sc, txq, bf);
 365                                         txpending = 1;
 366                                 } else {
 367                                         bf->bf_state.bf_type |= BUF_XRETRY;
 368                                         txfail = 1;
 369                                         sendbar = 1;
 370                                         txfail_cnt++;
 371                                 }
 372                         } else {
 373                                 /*
 374                                  * cleanup in progress, just fail
 375                                  * the un-acked sub-frames
 376                                  */
 377                                 txfail = 1;
 378                         }
 379                 }
 380
 381                 if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) &&
 382                     bf_next == NULL) {
 383                         /*
 384                          * Make sure the last desc is reclaimed if it
 385                          * not a holding desc.
 386                          */
 387                         if (!bf_last->bf_stale)
 388                                 list_move_tail(&bf->list, &bf_head);
 389                         else
 390                                 INIT_LIST_HEAD(&bf_head);
 391                 } else {
 392                         BUG_ON(list_empty(bf_q));
 393                         list_move_tail(&bf->list, &bf_head);
 394                 }
 395
 396                 if (!txpending) {
 397                         /*
 398                          * complete the acked-ones/xretried ones; update
 399                          * block-ack window
 400                          */
 401                         spin_lock_bh(&txq->axq_lock);
 402                         ath_tx_update_baw(sc, tid, bf->bf_seqno);
 403                         spin_unlock_bh(&txq->axq_lock);
 404
 405                         if (rc_update && (acked_cnt == 1 || txfail_cnt == 1)) {
 406                                 ath_tx_rc_status(bf, ts, nbad, txok, true);
 407                                 rc_update = false;
 408                         } else {
 409                                 ath_tx_rc_status(bf, ts, nbad, txok, false);
 410                         }
 411
 412                         ath_tx_complete_buf(sc, bf, txq, &bf_head, ts,
 413                                 !txfail, sendbar);
 414                 } else {
 415                         /* retry the un-acked ones */
 416                         if (!(sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)) {
 417                                 if (bf->bf_next == NULL && bf_last->bf_stale) {
 418                                         struct ath_buf *tbf;
 419
 420                                         tbf = ath_clone_txbuf(sc, bf_last);
 421                                         /*
 422                                          * Update tx baw and complete the
 423                                          * frame with failed status if we
 424                                          * run out of tx buf.
 425                                          */
 426                                         if (!tbf) {
 427                                                 spin_lock_bh(&txq->axq_lock);
 428                                                 ath_tx_update_baw(sc, tid,
 429                                                                 bf->bf_seqno);
 430                                                 spin_unlock_bh(&txq->axq_lock);
 431
 432                                                 bf->bf_state.bf_type |=
 433                                                         BUF_XRETRY;
 434                                                 ath_tx_rc_status(bf, ts, nbad,
 435                                                                 0, false);
 436                                                 ath_tx_complete_buf(sc, bf, txq,
 437                                                                     &bf_head,
 438                                                                     ts, 0, 0);
 439                                                 break;
 440                                         }
 441
 442                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 443                                                              tbf->bf_desc);
 444                                         list_add_tail(&tbf->list, &bf_head);
 445                                 } else {
 446                                         /*
 447                                          * Clear descriptor status words for
 448                                          * software retry
 449                                          */
 450                                         ath9k_hw_cleartxdesc(sc->sc_ah,
 451                                                              bf->bf_desc);
 452                                 }
 453                         }
 454
 455                         /*
 456                          * Put this buffer to the temporary pending
 457                          * queue to retain ordering
 458                          */
 459                         list_splice_tail_init(&bf_head, &bf_pending);
 460                 }
 461
 462                 bf = bf_next;
 463         }
 464
 465         if (tid->state & AGGR_CLEANUP) {
 466                 if (tid->baw_head == tid->baw_tail) {
 467                         tid->state &= ~AGGR_ADDBA_COMPLETE;
 468                         tid->state &= ~AGGR_CLEANUP;
 469
 470                         /* send buffered frames as singles */
 471                         ath_tx_flush_tid(sc, tid);
 472                 }
 473                 rcu_read_unlock();
 474                 return;
 475         }
 476
 477         /* prepend un-acked frames to the beginning of the pending frame queue */
 478         if (!list_empty(&bf_pending)) {
 479                 spin_lock_bh(&txq->axq_lock);
 480                 list_splice(&bf_pending, &tid->buf_q);
 481                 ath_tx_queue_tid(txq, tid);
 482                 spin_unlock_bh(&txq->axq_lock);
 483         }
 484
 485         rcu_read_unlock();
 486
 487         if (needreset)
 488                 ath_reset(sc, false);
 489 }
 490
 491 static u32 ath_lookup_rate(struct ath_softc *sc, struct ath_buf *bf,
 492                            struct ath_atx_tid *tid)
 493 {
 494         struct sk_buff *skb;
 495         struct ieee80211_tx_info *tx_info;
 496         struct ieee80211_tx_rate *rates;
 497         u32 max_4ms_framelen, frmlen;
 498         u16 aggr_limit, legacy = 0;
 499         int i;
 500
 501         skb = bf->bf_mpdu;
 502         tx_info = IEEE80211_SKB_CB(skb);
 503         rates = tx_info->control.rates;
 504
 505         /*
 506          * Find the lowest frame length among the rate series that will have a
 507          * 4ms transmit duration.
 508          * TODO - TXOP limit needs to be considered.
 509          */
 510         max_4ms_framelen = ATH_AMPDU_LIMIT_MAX;
 511
 512         for (i = 0; i < 4; i++) {
 513                 if (rates[i].count) {
 514                         int modeidx;
 515                         if (!(rates[i].flags & IEEE80211_TX_RC_MCS)) {
 516                                 legacy = 1;
 517                                 break;
 518                         }
 519
 520                         if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
 521                                 modeidx = MCS_HT40_SGI;
 522                         else if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
 523                                 modeidx = MCS_HT40;
 524                         else
 525                                 modeidx = MCS_DEFAULT;
 526
 527                         frmlen = ath_max_4ms_framelen[modeidx][rates[i].idx];
 528                         max_4ms_framelen = min(max_4ms_framelen, frmlen);
 529                 }
 530         }
 531
 532         /*
 533          * limit aggregate size by the minimum rate if rate selected is
 534          * not a probe rate, if rate selected is a probe rate then
 535          * avoid aggregation of this packet.
 536          */
 537         if (tx_info->flags & IEEE80211_TX_CTL_RATE_CTRL_PROBE || legacy)
 538                 return 0;
 539
 540         if (sc->sc_flags & SC_OP_BT_PRIORITY_DETECTED)
 541                 aggr_limit = min((max_4ms_framelen * 3) / 8,
 542                                  (u32)ATH_AMPDU_LIMIT_MAX);
 543         else
 544                 aggr_limit = min(max_4ms_framelen,
 545                                  (u32)ATH_AMPDU_LIMIT_MAX);
 546
 547         /*
 548          * h/w can accept aggregates upto 16 bit lengths (65535).
 549          * The IE, however can hold upto 65536, which shows up here
 550          * as zero. Ignore 65536 since we  are constrained by hw.
 551          */
 552         if (tid->an->maxampdu)
 553                 aggr_limit = min(aggr_limit, tid->an->maxampdu);
 554
 555         return aggr_limit;
 556 }
 557
 558 /*
 559  * Returns the number of delimiters to be added to
 560  * meet the minimum required mpdudensity.
 561  */
 562 static int ath_compute_num_delims(struct ath_softc *sc, struct ath_atx_tid *tid,
 563                                   struct ath_buf *bf, u16 frmlen)
 564 {
 565         struct sk_buff *skb = bf->bf_mpdu;
 566         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
 567         u32 nsymbits, nsymbols;
 568         u16 minlen;
 569         u8 flags, rix;
 570         int width, half_gi, ndelim, mindelim;
 571
 572         /* Select standard number of delimiters based on frame length alone */
 573         ndelim = ATH_AGGR_GET_NDELIM(frmlen);
 574
 575         /*
 576          * If encryption enabled, hardware requires some more padding between
 577          * subframes.
 578          * TODO - this could be improved to be dependent on the rate.
 579          *      The hardware can keep up at lower rates, but not higher rates
 580          */
 581         if (bf->bf_keytype != ATH9K_KEY_TYPE_CLEAR)
 582                 ndelim += ATH_AGGR_ENCRYPTDELIM;
 583
 584         /*
 585          * Convert desired mpdu density from microeconds to bytes based
 586          * on highest rate in rate series (i.e. first rate) to determine
 587          * required minimum length for subframe. Take into account
 588          * whether high rate is 20 or 40Mhz and half or full GI.
 589          *
 590          * If there is no mpdu density restriction, no further calculation
 591          * is needed.
 592          */
 593
 594         if (tid->an->mpdudensity == 0)
 595                 return ndelim;
 596
 597         rix = tx_info->control.rates[0].idx;
 598         flags = tx_info->control.rates[0].flags;
 599         width = (flags & IEEE80211_TX_RC_40_MHZ_WIDTH) ? 1 : 0;
 600         half_gi = (flags & IEEE80211_TX_RC_SHORT_GI) ? 1 : 0;
 601
 602         if (half_gi)
 603                 nsymbols = NUM_SYMBOLS_PER_USEC_HALFGI(tid->an->mpdudensity);
 604         else
 605                 nsymbols = NUM_SYMBOLS_PER_USEC(tid->an->mpdudensity);
 606
 607         if (nsymbols == 0)
 608                 nsymbols = 1;
 609
 610         nsymbits = bits_per_symbol[rix][width];
 611         minlen = (nsymbols * nsymbits) / BITS_PER_BYTE;
 612
 613         if (frmlen < minlen) {
 614                 mindelim = (minlen - frmlen) / ATH_AGGR_DELIM_SZ;
 615                 ndelim = max(mindelim, ndelim);
 616         }
 617
 618         return ndelim;
 619 }
 620
 621 static enum ATH_AGGR_STATUS ath_tx_form_aggr(struct ath_softc *sc,
 622                                              struct ath_txq *txq,
 623                                              struct ath_atx_tid *tid,
 624                                              struct list_head *bf_q)
 625 {
 626 #define PADBYTES(_len) ((4 - ((_len) % 4)) % 4)
 627         struct ath_buf *bf, *bf_first, *bf_prev = NULL;
 628         int rl = 0, nframes = 0, ndelim, prev_al = 0;
 629         u16 aggr_limit = 0, al = 0, bpad = 0,
 630                 al_delta, h_baw = tid->baw_size / 2;
 631         enum ATH_AGGR_STATUS status = ATH_AGGR_DONE;
 632
 633         bf_first = list_first_entry(&tid->buf_q, struct ath_buf, list);
 634
 635         do {
 636                 bf = list_first_entry(&tid->buf_q, struct ath_buf, list);
 637
 638                 /* do not step over block-ack window */
 639                 if (!BAW_WITHIN(tid->seq_start, tid->baw_size, bf->bf_seqno)) {
 640                         status = ATH_AGGR_BAW_CLOSED;
 641                         break;
 642                 }
 643
 644                 if (!rl) {
 645                         aggr_limit = ath_lookup_rate(sc, bf, tid);
 646                         rl = 1;
 647                 }
 648
 649                 /* do not exceed aggregation limit */
 650                 al_delta = ATH_AGGR_DELIM_SZ + bf->bf_frmlen;
 651
 652                 if (nframes &&
 653                     (aggr_limit < (al + bpad + al_delta + prev_al))) {
 654                         status = ATH_AGGR_LIMITED;
 655                         break;
 656                 }
 657
 658                 /* do not exceed subframe limit */
 659                 if (nframes >= min((int)h_baw, ATH_AMPDU_SUBFRAME_DEFAULT)) {
 660                         status = ATH_AGGR_LIMITED;
 661                         break;
 662                 }
 663                 nframes++;
 664
 665                 /* add padding for previous frame to aggregation length */
 666                 al += bpad + al_delta;
 667
 668                 /*
 669                  * Get the delimiters needed to meet the MPDU
 670                  * density for this node.
 671                  */
 672                 ndelim = ath_compute_num_delims(sc, tid, bf_first, bf->bf_frmlen);
 673                 bpad = PADBYTES(al_delta) + (ndelim << 2);
 674
 675                 bf->bf_next = NULL;
 676                 ath9k_hw_set_desc_link(sc->sc_ah, bf->bf_desc, 0);
 677
 678                 /* link buffers of this frame to the aggregate */
 679                 ath_tx_addto_baw(sc, tid, bf);
 680                 ath9k_hw_set11n_aggr_middle(sc->sc_ah, bf->bf_desc, ndelim);
 681                 list_move_tail(&bf->list, bf_q);
 682                 if (bf_prev) {
 683                         bf_prev->bf_next = bf;
 684                         ath9k_hw_set_desc_link(sc->sc_ah, bf_prev->bf_desc,
 685                                                bf->bf_daddr);
 686                 }
 687                 bf_prev = bf;
 688
 689         } while (!list_empty(&tid->buf_q));
 690
 691         bf_first->bf_al = al;
 692         bf_first->bf_nframes = nframes;
 693
 694         return status;
 695 #undef PADBYTES
 696 }
 697
 698 static void ath_tx_sched_aggr(struct ath_softc *sc, struct ath_txq *txq,
 699                               struct ath_atx_tid *tid)
 700 {
 701         struct ath_buf *bf;
 702         enum ATH_AGGR_STATUS status;
 703         struct list_head bf_q;
 704
 705         do {
 706                 if (list_empty(&tid->buf_q))
 707                         return;
 708
 709                 INIT_LIST_HEAD(&bf_q);
 710
 711                 status = ath_tx_form_aggr(sc, txq, tid, &bf_q);
 712
 713                 /*
 714                  * no frames picked up to be aggregated;
 715                  * block-ack window is not open.
 716                  */
 717                 if (list_empty(&bf_q))
 718                         break;
 719
 720                 bf = list_first_entry(&bf_q, struct ath_buf, list);
 721                 bf->bf_lastbf = list_entry(bf_q.prev, struct ath_buf, list);
 722
 723                 /* if only one frame, send as non-aggregate */
 724                 if (bf->bf_nframes == 1) {
 725                         bf->bf_state.bf_type &= ~BUF_AGGR;
 726                         ath9k_hw_clr11n_aggr(sc->sc_ah, bf->bf_desc);
 727                         ath_buf_set_rate(sc, bf);
 728                         ath_tx_txqaddbuf(sc, txq, &bf_q);
 729                         continue;
 730                 }
 731
 732                 /* setup first desc of aggregate */
 733                 bf->bf_state.bf_type |= BUF_AGGR;
 734                 ath_buf_set_rate(sc, bf);
 735                 ath9k_hw_set11n_aggr_first(sc->sc_ah, bf->bf_desc, bf->bf_al);
 736
 737                 /* anchor last desc of aggregate */
 738                 ath9k_hw_set11n_aggr_last(sc->sc_ah, bf->bf_lastbf->bf_desc);
 739
 740                 ath_tx_txqaddbuf(sc, txq, &bf_q);
 741                 TX_STAT_INC(txq->axq_qnum, a_aggr);
 742
 743         } while (txq->axq_depth < ATH_AGGR_MIN_QDEPTH &&
 744                  status != ATH_AGGR_BAW_CLOSED);
 745 }
 746
 747 void ath_tx_aggr_start(struct ath_softc *sc, struct ieee80211_sta *sta,
 748                        u16 tid, u16 *ssn)
 749 {
 750         struct ath_atx_tid *txtid;
 751         struct ath_node *an;
 752
 753         an = (struct ath_node *)sta->drv_priv;
 754         txtid = ATH_AN_2_TID(an, tid);
 755         txtid->state |= AGGR_ADDBA_PROGRESS;
 756         ath_tx_pause_tid(sc, txtid);
 757         *ssn = txtid->seq_start;
 758 }
 759
 760 void ath_tx_aggr_stop(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 761 {
 762         struct ath_node *an = (struct ath_node *)sta->drv_priv;
 763         struct ath_atx_tid *txtid = ATH_AN_2_TID(an, tid);
 764         struct ath_txq *txq = &sc->tx.txq[txtid->ac->qnum];
 765         struct ath_tx_status ts;
 766         struct ath_buf *bf;
 767         struct list_head bf_head;
 768
 769         memset(&ts, 0, sizeof(ts));
 770         INIT_LIST_HEAD(&bf_head);
 771
 772         if (txtid->state & AGGR_CLEANUP)
 773                 return;
 774
 775         if (!(txtid->state & AGGR_ADDBA_COMPLETE)) {
 776                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 777                 return;
 778         }
 779
 780         ath_tx_pause_tid(sc, txtid);
 781
 782         /* drop all software retried frames and mark this TID */
 783         spin_lock_bh(&txq->axq_lock);
 784         while (!list_empty(&txtid->buf_q)) {
 785                 bf = list_first_entry(&txtid->buf_q, struct ath_buf, list);
 786                 if (!bf_isretried(bf)) {
 787                         /*
 788                          * NB: it's based on the assumption that
 789                          * software retried frame will always stay
 790                          * at the head of software queue.
 791                          */
 792                         break;
 793                 }
 794                 list_move_tail(&bf->list, &bf_head);
 795                 ath_tx_update_baw(sc, txtid, bf->bf_seqno);
 796                 ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
 797         }
 798         spin_unlock_bh(&txq->axq_lock);
 799
 800         if (txtid->baw_head != txtid->baw_tail) {
 801                 txtid->state |= AGGR_CLEANUP;
 802         } else {
 803                 txtid->state &= ~AGGR_ADDBA_COMPLETE;
 804                 ath_tx_flush_tid(sc, txtid);
 805         }
 806 }
 807
 808 void ath_tx_aggr_resume(struct ath_softc *sc, struct ieee80211_sta *sta, u16 tid)
 809 {
 810         struct ath_atx_tid *txtid;
 811         struct ath_node *an;
 812
 813         an = (struct ath_node *)sta->drv_priv;
 814
 815         if (sc->sc_flags & SC_OP_TXAGGR) {
 816                 txtid = ATH_AN_2_TID(an, tid);
 817                 txtid->baw_size =
 818                         IEEE80211_MIN_AMPDU_BUF << sta->ht_cap.ampdu_factor;
 819                 txtid->state |= AGGR_ADDBA_COMPLETE;
 820                 txtid->state &= ~AGGR_ADDBA_PROGRESS;
 821                 ath_tx_resume_tid(sc, txtid);
 822         }
 823 }
 824
 825 bool ath_tx_aggr_check(struct ath_softc *sc, struct ath_node *an, u8 tidno)
 826 {
 827         struct ath_atx_tid *txtid;
 828
 829         if (!(sc->sc_flags & SC_OP_TXAGGR))
 830                 return false;
 831
 832         txtid = ATH_AN_2_TID(an, tidno);
 833
 834         if (!(txtid->state & (AGGR_ADDBA_COMPLETE | AGGR_ADDBA_PROGRESS)))
 835                         return true;
 836         return false;
 837 }
 838
 839 /********************/
 840 /* Queue Management */
 841 /********************/
 842
 843 static void ath_txq_drain_pending_buffers(struct ath_softc *sc,
 844                                           struct ath_txq *txq)
 845 {
 846         struct ath_atx_ac *ac, *ac_tmp;
 847         struct ath_atx_tid *tid, *tid_tmp;
 848
 849         list_for_each_entry_safe(ac, ac_tmp, &txq->axq_acq, list) {
 850                 list_del(&ac->list);
 851                 ac->sched = false;
 852                 list_for_each_entry_safe(tid, tid_tmp, &ac->tid_q, list) {
 853                         list_del(&tid->list);
 854                         tid->sched = false;
 855                         ath_tid_drain(sc, txq, tid);
 856                 }
 857         }
 858 }
 859
 860 struct ath_txq *ath_txq_setup(struct ath_softc *sc, int qtype, int subtype)
 861 {
 862         struct ath_hw *ah = sc->sc_ah;
 863         struct ath_common *common = ath9k_hw_common(ah);
 864         struct ath9k_tx_queue_info qi;
 865         int qnum, i;
 866
 867         memset(&qi, 0, sizeof(qi));
 868         qi.tqi_subtype = subtype;
 869         qi.tqi_aifs = ATH9K_TXQ_USEDEFAULT;
 870         qi.tqi_cwmin = ATH9K_TXQ_USEDEFAULT;
 871         qi.tqi_cwmax = ATH9K_TXQ_USEDEFAULT;
 872         qi.tqi_physCompBuf = 0;
 873
 874         /*
 875          * Enable interrupts only for EOL and DESC conditions.
 876          * We mark tx descriptors to receive a DESC interrupt
 877          * when a tx queue gets deep; otherwise waiting for the
 878          * EOL to reap descriptors.  Note that this is done to
 879          * reduce interrupt load and this only defers reaping
 880          * descriptors, never transmitting frames.  Aside from
 881          * reducing interrupts this also permits more concurrency.
 882          * The only potential downside is if the tx queue backs
 883          * up in which case the top half of the kernel may backup
 884          * due to a lack of tx descriptors.
 885          *
 886          * The UAPSD queue is an exception, since we take a desc-
 887          * based intr on the EOSP frames.
 888          */
 889         if (ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
 890                 qi.tqi_qflags = TXQ_FLAG_TXOKINT_ENABLE |
 891                                 TXQ_FLAG_TXERRINT_ENABLE;
 892         } else {
 893                 if (qtype == ATH9K_TX_QUEUE_UAPSD)
 894                         qi.tqi_qflags = TXQ_FLAG_TXDESCINT_ENABLE;
 895                 else
 896                         qi.tqi_qflags = TXQ_FLAG_TXEOLINT_ENABLE |
 897                                         TXQ_FLAG_TXDESCINT_ENABLE;
 898         }
 899         qnum = ath9k_hw_setuptxqueue(ah, qtype, &qi);
 900         if (qnum == -1) {
 901                 /*
 902                  * NB: don't print a message, this happens
 903                  * normally on parts with too few tx queues
 904                  */
 905                 return NULL;
 906         }
 907         if (qnum >= ARRAY_SIZE(sc->tx.txq)) {
 908                 ath_print(common, ATH_DBG_FATAL,
 909                           "qnum %u out of range, max %u!\n",
 910                           qnum, (unsigned int)ARRAY_SIZE(sc->tx.txq));
 911                 ath9k_hw_releasetxqueue(ah, qnum);
 912                 return NULL;
 913         }
 914         if (!ATH_TXQ_SETUP(sc, qnum)) {
 915                 struct ath_txq *txq = &sc->tx.txq[qnum];
 916
 917                 txq->axq_qnum = qnum;
 918                 txq->axq_link = NULL;
 919                 INIT_LIST_HEAD(&txq->axq_q);
 920                 INIT_LIST_HEAD(&txq->axq_acq);
 921                 spin_lock_init(&txq->axq_lock);
 922                 txq->axq_depth = 0;
 923                 txq->axq_tx_inprogress = false;
 924                 sc->tx.txqsetup |= 1<<qnum;
 925
 926                 txq->txq_headidx = txq->txq_tailidx = 0;
 927                 for (i = 0; i < ATH_TXFIFO_DEPTH; i++)
 928                         INIT_LIST_HEAD(&txq->txq_fifo[i]);
 929                 INIT_LIST_HEAD(&txq->txq_fifo_pending);
 930         }
 931         return &sc->tx.txq[qnum];
 932 }
 933
 934 int ath_tx_get_qnum(struct ath_softc *sc, int qtype, int haltype)
 935 {
 936         int qnum;
 937
 938         switch (qtype) {
 939         case ATH9K_TX_QUEUE_DATA:
 940                 if (haltype >= ARRAY_SIZE(sc->tx.hwq_map)) {
 941                         ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
 942                                   "HAL AC %u out of range, max %zu!\n",
 943                                   haltype, ARRAY_SIZE(sc->tx.hwq_map));
 944                         return -1;
 945                 }
 946                 qnum = sc->tx.hwq_map[haltype];
 947                 break;
 948         case ATH9K_TX_QUEUE_BEACON:
 949                 qnum = sc->beacon.beaconq;
 950                 break;
 951         case ATH9K_TX_QUEUE_CAB:
 952                 qnum = sc->beacon.cabq->axq_qnum;
 953                 break;
 954         default:
 955                 qnum = -1;
 956         }
 957         return qnum;
 958 }
 959
 960 struct ath_txq *ath_test_get_txq(struct ath_softc *sc, struct sk_buff *skb)
 961 {
 962         struct ath_txq *txq = NULL;
 963         u16 skb_queue = skb_get_queue_mapping(skb);
 964         int qnum;
 965
 966         qnum = ath_get_hal_qnum(skb_queue, sc);
 967         txq = &sc->tx.txq[qnum];
 968
 969         spin_lock_bh(&txq->axq_lock);
 970
 971         if (txq->axq_depth >= (ATH_TXBUF - 20)) {
 972                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_XMIT,
 973                           "TX queue: %d is full, depth: %d\n",
 974                           qnum, txq->axq_depth);
 975                 ath_mac80211_stop_queue(sc, skb_queue);
 976                 txq->stopped = 1;
 977                 spin_unlock_bh(&txq->axq_lock);
 978                 return NULL;
 979         }
 980
 981         spin_unlock_bh(&txq->axq_lock);
 982
 983         return txq;
 984 }
 985
 986 int ath_txq_update(struct ath_softc *sc, int qnum,
 987                    struct ath9k_tx_queue_info *qinfo)
 988 {
 989         struct ath_hw *ah = sc->sc_ah;
 990         int error = 0;
 991         struct ath9k_tx_queue_info qi;
 992
 993         if (qnum == sc->beacon.beaconq) {
 994                 /*
 995                  * XXX: for beacon queue, we just save the parameter.
 996                  * It will be picked up by ath_beaconq_config when
 997                  * it's necessary.
 998                  */
 999                 sc->beacon.beacon_qi = *qinfo;
1000                 return 0;
1001         }
1002
1003         BUG_ON(sc->tx.txq[qnum].axq_qnum != qnum);
1004
1005         ath9k_hw_get_txq_props(ah, qnum, &qi);
1006         qi.tqi_aifs = qinfo->tqi_aifs;
1007         qi.tqi_cwmin = qinfo->tqi_cwmin;
1008         qi.tqi_cwmax = qinfo->tqi_cwmax;
1009         qi.tqi_burstTime = qinfo->tqi_burstTime;
1010         qi.tqi_readyTime = qinfo->tqi_readyTime;
1011
1012         if (!ath9k_hw_set_txq_props(ah, qnum, &qi)) {
1013                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
1014                           "Unable to update hardware queue %u!\n", qnum);
1015                 error = -EIO;
1016         } else {
1017                 ath9k_hw_resettxqueue(ah, qnum);
1018         }
1019
1020         return error;
1021 }
1022
1023 int ath_cabq_update(struct ath_softc *sc)
1024 {
1025         struct ath9k_tx_queue_info qi;
1026         int qnum = sc->beacon.cabq->axq_qnum;
1027
1028         ath9k_hw_get_txq_props(sc->sc_ah, qnum, &qi);
1029         /*
1030          * Ensure the readytime % is within the bounds.
1031          */
1032         if (sc->config.cabqReadytime < ATH9K_READY_TIME_LO_BOUND)
1033                 sc->config.cabqReadytime = ATH9K_READY_TIME_LO_BOUND;
1034         else if (sc->config.cabqReadytime > ATH9K_READY_TIME_HI_BOUND)
1035                 sc->config.cabqReadytime = ATH9K_READY_TIME_HI_BOUND;
1036
1037         qi.tqi_readyTime = (sc->beacon_interval *
1038                             sc->config.cabqReadytime) / 100;
1039         ath_txq_update(sc, qnum, &qi);
1040
1041         return 0;
1042 }
1043
1044 /*
1045  * Drain a given TX queue (could be Beacon or Data)
1046  *
1047  * This assumes output has been stopped and
1048  * we do not need to block ath_tx_tasklet.
1049  */
1050 void ath_draintxq(struct ath_softc *sc, struct ath_txq *txq, bool retry_tx)
1051 {
1052         struct ath_buf *bf, *lastbf;
1053         struct list_head bf_head;
1054         struct ath_tx_status ts;
1055
1056         memset(&ts, 0, sizeof(ts));
1057         INIT_LIST_HEAD(&bf_head);
1058
1059         for (;;) {
1060                 spin_lock_bh(&txq->axq_lock);
1061
1062                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1063                         if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
1064                                 txq->txq_headidx = txq->txq_tailidx = 0;
1065                                 spin_unlock_bh(&txq->axq_lock);
1066                                 break;
1067                         } else {
1068                                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
1069                                                       struct ath_buf, list);
1070                         }
1071                 } else {
1072                         if (list_empty(&txq->axq_q)) {
1073                                 txq->axq_link = NULL;
1074                                 spin_unlock_bh(&txq->axq_lock);
1075                                 break;
1076                         }
1077                         bf = list_first_entry(&txq->axq_q, struct ath_buf,
1078                                               list);
1079
1080                         if (bf->bf_stale) {
1081                                 list_del(&bf->list);
1082                                 spin_unlock_bh(&txq->axq_lock);
1083
1084                                 spin_lock_bh(&sc->tx.txbuflock);
1085                                 list_add_tail(&bf->list, &sc->tx.txbuf);
1086                                 spin_unlock_bh(&sc->tx.txbuflock);
1087                                 continue;
1088                         }
1089                 }
1090
1091                 lastbf = bf->bf_lastbf;
1092                 if (!retry_tx)
1093                         lastbf->bf_tx_aborted = true;
1094
1095                 if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1096                         list_cut_position(&bf_head,
1097                                           &txq->txq_fifo[txq->txq_tailidx],
1098                                           &lastbf->list);
1099                         INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
1100                 } else {
1101                         /* remove ath_buf's of the same mpdu from txq */
1102                         list_cut_position(&bf_head, &txq->axq_q, &lastbf->list);
1103                 }
1104
1105                 txq->axq_depth--;
1106
1107                 spin_unlock_bh(&txq->axq_lock);
1108
1109                 if (bf_isampdu(bf))
1110                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, 0);
1111                 else
1112                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, 0, 0);
1113         }
1114
1115         spin_lock_bh(&txq->axq_lock);
1116         txq->axq_tx_inprogress = false;
1117         spin_unlock_bh(&txq->axq_lock);
1118
1119         /* flush any pending frames if aggregation is enabled */
1120         if (sc->sc_flags & SC_OP_TXAGGR) {
1121                 if (!retry_tx) {
1122                         spin_lock_bh(&txq->axq_lock);
1123                         ath_txq_drain_pending_buffers(sc, txq);
1124                         spin_unlock_bh(&txq->axq_lock);
1125                 }
1126         }
1127
1128         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1129                 spin_lock_bh(&txq->axq_lock);
1130                 while (!list_empty(&txq->txq_fifo_pending)) {
1131                         bf = list_first_entry(&txq->txq_fifo_pending,
1132                                               struct ath_buf, list);
1133                         list_cut_position(&bf_head,
1134                                           &txq->txq_fifo_pending,
1135                                           &bf->bf_lastbf->list);
1136                         spin_unlock_bh(&txq->axq_lock);
1137
1138                         if (bf_isampdu(bf))
1139                                 ath_tx_complete_aggr(sc, txq, bf, &bf_head,
1140                                                      &ts, 0);
1141                         else
1142                                 ath_tx_complete_buf(sc, bf, txq, &bf_head,
1143                                                     &ts, 0, 0);
1144                         spin_lock_bh(&txq->axq_lock);
1145                 }
1146                 spin_unlock_bh(&txq->axq_lock);
1147         }
1148 }
1149
1150 void ath_drain_all_txq(struct ath_softc *sc, bool retry_tx)
1151 {
1152         struct ath_hw *ah = sc->sc_ah;
1153         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1154         struct ath_txq *txq;
1155         int i, npend = 0;
1156
1157         if (sc->sc_flags & SC_OP_INVALID)
1158                 return;
1159
1160         /* Stop beacon queue */
1161         ath9k_hw_stoptxdma(sc->sc_ah, sc->beacon.beaconq);
1162
1163         /* Stop data queues */
1164         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1165                 if (ATH_TXQ_SETUP(sc, i)) {
1166                         txq = &sc->tx.txq[i];
1167                         ath9k_hw_stoptxdma(ah, txq->axq_qnum);
1168                         npend += ath9k_hw_numtxpending(ah, txq->axq_qnum);
1169                 }
1170         }
1171
1172         if (npend) {
1173                 int r;
1174
1175                 ath_print(common, ATH_DBG_FATAL,
1176                           "Unable to stop TxDMA. Reset HAL!\n");
1177
1178                 spin_lock_bh(&sc->sc_resetlock);
1179                 r = ath9k_hw_reset(ah, sc->sc_ah->curchan, false);
1180                 if (r)
1181                         ath_print(common, ATH_DBG_FATAL,
1182                                   "Unable to reset hardware; reset status %d\n",
1183                                   r);
1184                 spin_unlock_bh(&sc->sc_resetlock);
1185         }
1186
1187         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
1188                 if (ATH_TXQ_SETUP(sc, i))
1189                         ath_draintxq(sc, &sc->tx.txq[i], retry_tx);
1190         }
1191 }
1192
1193 void ath_tx_cleanupq(struct ath_softc *sc, struct ath_txq *txq)
1194 {
1195         ath9k_hw_releasetxqueue(sc->sc_ah, txq->axq_qnum);
1196         sc->tx.txqsetup &= ~(1<<txq->axq_qnum);
1197 }
1198
1199 void ath_txq_schedule(struct ath_softc *sc, struct ath_txq *txq)
1200 {
1201         struct ath_atx_ac *ac;
1202         struct ath_atx_tid *tid;
1203
1204         if (list_empty(&txq->axq_acq))
1205                 return;
1206
1207         ac = list_first_entry(&txq->axq_acq, struct ath_atx_ac, list);
1208         list_del(&ac->list);
1209         ac->sched = false;
1210
1211         do {
1212                 if (list_empty(&ac->tid_q))
1213                         return;
1214
1215                 tid = list_first_entry(&ac->tid_q, struct ath_atx_tid, list);
1216                 list_del(&tid->list);
1217                 tid->sched = false;
1218
1219                 if (tid->paused)
1220                         continue;
1221
1222                 ath_tx_sched_aggr(sc, txq, tid);
1223
1224                 /*
1225                  * add tid to round-robin queue if more frames
1226                  * are pending for the tid
1227                  */
1228                 if (!list_empty(&tid->buf_q))
1229                         ath_tx_queue_tid(txq, tid);
1230
1231                 break;
1232         } while (!list_empty(&ac->tid_q));
1233
1234         if (!list_empty(&ac->tid_q)) {
1235                 if (!ac->sched) {
1236                         ac->sched = true;
1237                         list_add_tail(&ac->list, &txq->axq_acq);
1238                 }
1239         }
1240 }
1241
1242 int ath_tx_setup(struct ath_softc *sc, int haltype)
1243 {
1244         struct ath_txq *txq;
1245
1246         if (haltype >= ARRAY_SIZE(sc->tx.hwq_map)) {
1247                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
1248                           "HAL AC %u out of range, max %zu!\n",
1249                          haltype, ARRAY_SIZE(sc->tx.hwq_map));
1250                 return 0;
1251         }
1252         txq = ath_txq_setup(sc, ATH9K_TX_QUEUE_DATA, haltype);
1253         if (txq != NULL) {
1254                 sc->tx.hwq_map[haltype] = txq->axq_qnum;
1255                 return 1;
1256         } else
1257                 return 0;
1258 }
1259
1260 /***********/
1261 /* TX, DMA */
1262 /***********/
1263
1264 /*
1265  * Insert a chain of ath_buf (descriptors) on a txq and
1266  * assume the descriptors are already chained together by caller.
1267  */
1268 static void ath_tx_txqaddbuf(struct ath_softc *sc, struct ath_txq *txq,
1269                              struct list_head *head)
1270 {
1271         struct ath_hw *ah = sc->sc_ah;
1272         struct ath_common *common = ath9k_hw_common(ah);
1273         struct ath_buf *bf;
1274
1275         /*
1276          * Insert the frame on the outbound list and
1277          * pass it on to the hardware.
1278          */
1279
1280         if (list_empty(head))
1281                 return;
1282
1283         bf = list_first_entry(head, struct ath_buf, list);
1284
1285         ath_print(common, ATH_DBG_QUEUE,
1286                   "qnum: %d, txq depth: %d\n", txq->axq_qnum, txq->axq_depth);
1287
1288         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
1289                 if (txq->axq_depth >= ATH_TXFIFO_DEPTH) {
1290                         list_splice_tail_init(head, &txq->txq_fifo_pending);
1291                         return;
1292                 }
1293                 if (!list_empty(&txq->txq_fifo[txq->txq_headidx]))
1294                         ath_print(common, ATH_DBG_XMIT,
1295                                   "Initializing tx fifo %d which "
1296                                   "is non-empty\n",
1297                                   txq->txq_headidx);
1298                 INIT_LIST_HEAD(&txq->txq_fifo[txq->txq_headidx]);
1299                 list_splice_init(head, &txq->txq_fifo[txq->txq_headidx]);
1300                 INCR(txq->txq_headidx, ATH_TXFIFO_DEPTH);
1301                 ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1302                 ath_print(common, ATH_DBG_XMIT,
1303                           "TXDP[%u] = %llx (%p)\n",
1304                           txq->axq_qnum, ito64(bf->bf_daddr), bf->bf_desc);
1305         } else {
1306                 list_splice_tail_init(head, &txq->axq_q);
1307
1308                 if (txq->axq_link == NULL) {
1309                         ath9k_hw_puttxbuf(ah, txq->axq_qnum, bf->bf_daddr);
1310                         ath_print(common, ATH_DBG_XMIT,
1311                                         "TXDP[%u] = %llx (%p)\n",
1312                                         txq->axq_qnum, ito64(bf->bf_daddr),
1313                                         bf->bf_desc);
1314                 } else {
1315                         *txq->axq_link = bf->bf_daddr;
1316                         ath_print(common, ATH_DBG_XMIT,
1317                                         "link[%u] (%p)=%llx (%p)\n",
1318                                         txq->axq_qnum, txq->axq_link,
1319                                         ito64(bf->bf_daddr), bf->bf_desc);
1320                 }
1321                 ath9k_hw_get_desc_link(ah, bf->bf_lastbf->bf_desc,
1322                                        &txq->axq_link);
1323                 ath9k_hw_txstart(ah, txq->axq_qnum);
1324         }
1325         txq->axq_depth++;
1326 }
1327
1328 static struct ath_buf *ath_tx_get_buffer(struct ath_softc *sc)
1329 {
1330         struct ath_buf *bf = NULL;
1331
1332         spin_lock_bh(&sc->tx.txbuflock);
1333
1334         if (unlikely(list_empty(&sc->tx.txbuf))) {
1335                 spin_unlock_bh(&sc->tx.txbuflock);
1336                 return NULL;
1337         }
1338
1339         bf = list_first_entry(&sc->tx.txbuf, struct ath_buf, list);
1340         list_del(&bf->list);
1341
1342         spin_unlock_bh(&sc->tx.txbuflock);
1343
1344         return bf;
1345 }
1346
1347 static void ath_tx_send_ampdu(struct ath_softc *sc, struct ath_atx_tid *tid,
1348                               struct list_head *bf_head,
1349                               struct ath_tx_control *txctl)
1350 {
1351         struct ath_buf *bf;
1352
1353         bf = list_first_entry(bf_head, struct ath_buf, list);
1354         bf->bf_state.bf_type |= BUF_AMPDU;
1355         TX_STAT_INC(txctl->txq->axq_qnum, a_queued);
1356
1357         /*
1358          * Do not queue to h/w when any of the following conditions is true:
1359          * - there are pending frames in software queue
1360          * - the TID is currently paused for ADDBA/BAR request
1361          * - seqno is not within block-ack window
1362          * - h/w queue depth exceeds low water mark
1363          */
1364         if (!list_empty(&tid->buf_q) || tid->paused ||
1365             !BAW_WITHIN(tid->seq_start, tid->baw_size, bf->bf_seqno) ||
1366             txctl->txq->axq_depth >= ATH_AGGR_MIN_QDEPTH) {
1367                 /*
1368                  * Add this frame to software queue for scheduling later
1369                  * for aggregation.
1370                  */
1371                 list_move_tail(&bf->list, &tid->buf_q);
1372                 ath_tx_queue_tid(txctl->txq, tid);
1373                 return;
1374         }
1375
1376         /* Add sub-frame to BAW */
1377         ath_tx_addto_baw(sc, tid, bf);
1378
1379         /* Queue to h/w without aggregation */
1380         bf->bf_nframes = 1;
1381         bf->bf_lastbf = bf;
1382         ath_buf_set_rate(sc, bf);
1383         ath_tx_txqaddbuf(sc, txctl->txq, bf_head);
1384 }
1385
1386 static void ath_tx_send_ht_normal(struct ath_softc *sc, struct ath_txq *txq,
1387                                   struct ath_atx_tid *tid,
1388                                   struct list_head *bf_head)
1389 {
1390         struct ath_buf *bf;
1391
1392         bf = list_first_entry(bf_head, struct ath_buf, list);
1393         bf->bf_state.bf_type &= ~BUF_AMPDU;
1394
1395         /* update starting sequence number for subsequent ADDBA request */
1396         INCR(tid->seq_start, IEEE80211_SEQ_MAX);
1397
1398         bf->bf_nframes = 1;
1399         bf->bf_lastbf = bf;
1400         ath_buf_set_rate(sc, bf);
1401         ath_tx_txqaddbuf(sc, txq, bf_head);
1402         TX_STAT_INC(txq->axq_qnum, queued);
1403 }
1404
1405 static void ath_tx_send_normal(struct ath_softc *sc, struct ath_txq *txq,
1406                                struct list_head *bf_head)
1407 {
1408         struct ath_buf *bf;
1409
1410         bf = list_first_entry(bf_head, struct ath_buf, list);
1411
1412         bf->bf_lastbf = bf;
1413         bf->bf_nframes = 1;
1414         ath_buf_set_rate(sc, bf);
1415         ath_tx_txqaddbuf(sc, txq, bf_head);
1416         TX_STAT_INC(txq->axq_qnum, queued);
1417 }
1418
1419 static enum ath9k_pkt_type get_hw_packet_type(struct sk_buff *skb)
1420 {
1421         struct ieee80211_hdr *hdr;
1422         enum ath9k_pkt_type htype;
1423         __le16 fc;
1424
1425         hdr = (struct ieee80211_hdr *)skb->data;
1426         fc = hdr->frame_control;
1427
1428         if (ieee80211_is_beacon(fc))
1429                 htype = ATH9K_PKT_TYPE_BEACON;
1430         else if (ieee80211_is_probe_resp(fc))
1431                 htype = ATH9K_PKT_TYPE_PROBE_RESP;
1432         else if (ieee80211_is_atim(fc))
1433                 htype = ATH9K_PKT_TYPE_ATIM;
1434         else if (ieee80211_is_pspoll(fc))
1435                 htype = ATH9K_PKT_TYPE_PSPOLL;
1436         else
1437                 htype = ATH9K_PKT_TYPE_NORMAL;
1438
1439         return htype;
1440 }
1441
1442 static int get_hw_crypto_keytype(struct sk_buff *skb)
1443 {
1444         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1445
1446         if (tx_info->control.hw_key) {
1447                 if (tx_info->control.hw_key->alg == ALG_WEP)
1448                         return ATH9K_KEY_TYPE_WEP;
1449                 else if (tx_info->control.hw_key->alg == ALG_TKIP)
1450                         return ATH9K_KEY_TYPE_TKIP;
1451                 else if (tx_info->control.hw_key->alg == ALG_CCMP)
1452                         return ATH9K_KEY_TYPE_AES;
1453         }
1454
1455         return ATH9K_KEY_TYPE_CLEAR;
1456 }
1457
1458 static void assign_aggr_tid_seqno(struct sk_buff *skb,
1459                                   struct ath_buf *bf)
1460 {
1461         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1462         struct ieee80211_hdr *hdr;
1463         struct ath_node *an;
1464         struct ath_atx_tid *tid;
1465         __le16 fc;
1466         u8 *qc;
1467
1468         if (!tx_info->control.sta)
1469                 return;
1470
1471         an = (struct ath_node *)tx_info->control.sta->drv_priv;
1472         hdr = (struct ieee80211_hdr *)skb->data;
1473         fc = hdr->frame_control;
1474
1475         if (ieee80211_is_data_qos(fc)) {
1476                 qc = ieee80211_get_qos_ctl(hdr);
1477                 bf->bf_tidno = qc[0] & 0xf;
1478         }
1479
1480         /*
1481          * For HT capable stations, we save tidno for later use.
1482          * We also override seqno set by upper layer with the one
1483          * in tx aggregation state.
1484          */
1485         tid = ATH_AN_2_TID(an, bf->bf_tidno);
1486         hdr->seq_ctrl = cpu_to_le16(tid->seq_next << IEEE80211_SEQ_SEQ_SHIFT);
1487         bf->bf_seqno = tid->seq_next;
1488         INCR(tid->seq_next, IEEE80211_SEQ_MAX);
1489 }
1490
1491 static int setup_tx_flags(struct sk_buff *skb, bool use_ldpc)
1492 {
1493         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1494         int flags = 0;
1495
1496         flags |= ATH9K_TXDESC_CLRDMASK; /* needed for crypto errors */
1497         flags |= ATH9K_TXDESC_INTREQ;
1498
1499         if (tx_info->flags & IEEE80211_TX_CTL_NO_ACK)
1500                 flags |= ATH9K_TXDESC_NOACK;
1501
1502         if (use_ldpc)
1503                 flags |= ATH9K_TXDESC_LDPC;
1504
1505         return flags;
1506 }
1507
1508 /*
1509  * rix - rate index
1510  * pktlen - total bytes (delims + data + fcs + pads + pad delims)
1511  * width  - 0 for 20 MHz, 1 for 40 MHz
1512  * half_gi - to use 4us v/s 3.6 us for symbol time
1513  */
1514 static u32 ath_pkt_duration(struct ath_softc *sc, u8 rix, struct ath_buf *bf,
1515                             int width, int half_gi, bool shortPreamble)
1516 {
1517         u32 nbits, nsymbits, duration, nsymbols;
1518         int streams, pktlen;
1519
1520         pktlen = bf_isaggr(bf) ? bf->bf_al : bf->bf_frmlen;
1521
1522         /* find number of symbols: PLCP + data */
1523         nbits = (pktlen << 3) + OFDM_PLCP_BITS;
1524         nsymbits = bits_per_symbol[rix][width];
1525         nsymbols = (nbits + nsymbits - 1) / nsymbits;
1526
1527         if (!half_gi)
1528                 duration = SYMBOL_TIME(nsymbols);
1529         else
1530                 duration = SYMBOL_TIME_HALFGI(nsymbols);
1531
1532         /* addup duration for legacy/ht training and signal fields */
1533         streams = HT_RC_2_STREAMS(rix);
1534         duration += L_STF + L_LTF + L_SIG + HT_SIG + HT_STF + HT_LTF(streams);
1535
1536         return duration;
1537 }
1538
1539 static void ath_buf_set_rate(struct ath_softc *sc, struct ath_buf *bf)
1540 {
1541         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1542         struct ath9k_11n_rate_series series[4];
1543         struct sk_buff *skb;
1544         struct ieee80211_tx_info *tx_info;
1545         struct ieee80211_tx_rate *rates;
1546         const struct ieee80211_rate *rate;
1547         struct ieee80211_hdr *hdr;
1548         int i, flags = 0;
1549         u8 rix = 0, ctsrate = 0;
1550         bool is_pspoll;
1551
1552         memset(series, 0, sizeof(struct ath9k_11n_rate_series) * 4);
1553
1554         skb = bf->bf_mpdu;
1555         tx_info = IEEE80211_SKB_CB(skb);
1556         rates = tx_info->control.rates;
1557         hdr = (struct ieee80211_hdr *)skb->data;
1558         is_pspoll = ieee80211_is_pspoll(hdr->frame_control);
1559
1560         /*
1561          * We check if Short Preamble is needed for the CTS rate by
1562          * checking the BSS's global flag.
1563          * But for the rate series, IEEE80211_TX_RC_USE_SHORT_PREAMBLE is used.
1564          */
1565         rate = ieee80211_get_rts_cts_rate(sc->hw, tx_info);
1566         ctsrate = rate->hw_value;
1567         if (sc->sc_flags & SC_OP_PREAMBLE_SHORT)
1568                 ctsrate |= rate->hw_value_short;
1569
1570         for (i = 0; i < 4; i++) {
1571                 bool is_40, is_sgi, is_sp;
1572                 int phy;
1573
1574                 if (!rates[i].count || (rates[i].idx < 0))
1575                         continue;
1576
1577                 rix = rates[i].idx;
1578                 series[i].Tries = rates[i].count;
1579                 series[i].ChSel = common->tx_chainmask;
1580
1581                 if ((sc->config.ath_aggr_prot && bf_isaggr(bf)) ||
1582                     (rates[i].flags & IEEE80211_TX_RC_USE_RTS_CTS)) {
1583                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1584                         flags |= ATH9K_TXDESC_RTSENA;
1585                 } else if (rates[i].flags & IEEE80211_TX_RC_USE_CTS_PROTECT) {
1586                         series[i].RateFlags |= ATH9K_RATESERIES_RTS_CTS;
1587                         flags |= ATH9K_TXDESC_CTSENA;
1588                 }
1589
1590                 if (rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH)
1591                         series[i].RateFlags |= ATH9K_RATESERIES_2040;
1592                 if (rates[i].flags & IEEE80211_TX_RC_SHORT_GI)
1593                         series[i].RateFlags |= ATH9K_RATESERIES_HALFGI;
1594
1595                 is_sgi = !!(rates[i].flags & IEEE80211_TX_RC_SHORT_GI);
1596                 is_40 = !!(rates[i].flags & IEEE80211_TX_RC_40_MHZ_WIDTH);
1597                 is_sp = !!(rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE);
1598
1599                 if (rates[i].flags & IEEE80211_TX_RC_MCS) {
1600                         /* MCS rates */
1601                         series[i].Rate = rix | 0x80;
1602                         series[i].PktDuration = ath_pkt_duration(sc, rix, bf,
1603                                  is_40, is_sgi, is_sp);
1604                         continue;
1605                 }
1606
1607                 /* legcay rates */
1608                 if ((tx_info->band == IEEE80211_BAND_2GHZ) &&
1609                     !(rate->flags & IEEE80211_RATE_ERP_G))
1610                         phy = WLAN_RC_PHY_CCK;
1611                 else
1612                         phy = WLAN_RC_PHY_OFDM;
1613
1614                 rate = &sc->sbands[tx_info->band].bitrates[rates[i].idx];
1615                 series[i].Rate = rate->hw_value;
1616                 if (rate->hw_value_short) {
1617                         if (rates[i].flags & IEEE80211_TX_RC_USE_SHORT_PREAMBLE)
1618                                 series[i].Rate |= rate->hw_value_short;
1619                 } else {
1620                         is_sp = false;
1621                 }
1622
1623                 series[i].PktDuration = ath9k_hw_computetxtime(sc->sc_ah,
1624                         phy, rate->bitrate * 100, bf->bf_frmlen, rix, is_sp);
1625         }
1626
1627         /* For AR5416 - RTS cannot be followed by a frame larger than 8K */
1628         if (bf_isaggr(bf) && (bf->bf_al > sc->sc_ah->caps.rts_aggr_limit))
1629                 flags &= ~ATH9K_TXDESC_RTSENA;
1630
1631         /* ATH9K_TXDESC_RTSENA and ATH9K_TXDESC_CTSENA are mutually exclusive. */
1632         if (flags & ATH9K_TXDESC_RTSENA)
1633                 flags &= ~ATH9K_TXDESC_CTSENA;
1634
1635         /* set dur_update_en for l-sig computation except for PS-Poll frames */
1636         ath9k_hw_set11n_ratescenario(sc->sc_ah, bf->bf_desc,
1637                                      bf->bf_lastbf->bf_desc,
1638                                      !is_pspoll, ctsrate,
1639                                      0, series, 4, flags);
1640
1641         if (sc->config.ath_aggr_prot && flags)
1642                 ath9k_hw_set11n_burstduration(sc->sc_ah, bf->bf_desc, 8192);
1643 }
1644
1645 static int ath_tx_setup_buffer(struct ieee80211_hw *hw, struct ath_buf *bf,
1646                                 struct sk_buff *skb,
1647                                 struct ath_tx_control *txctl)
1648 {
1649         struct ath_wiphy *aphy = hw->priv;
1650         struct ath_softc *sc = aphy->sc;
1651         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1652         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1653         int hdrlen;
1654         __le16 fc;
1655         int padpos, padsize;
1656         bool use_ldpc = false;
1657
1658         tx_info->pad[0] = 0;
1659         switch (txctl->frame_type) {
1660         case ATH9K_IFT_NOT_INTERNAL:
1661                 break;
1662         case ATH9K_IFT_PAUSE:
1663                 tx_info->pad[0] |= ATH_TX_INFO_FRAME_TYPE_PAUSE;
1664                 /* fall through */
1665         case ATH9K_IFT_UNPAUSE:
1666                 tx_info->pad[0] |= ATH_TX_INFO_FRAME_TYPE_INTERNAL;
1667                 break;
1668         }
1669         hdrlen = ieee80211_get_hdrlen_from_skb(skb);
1670         fc = hdr->frame_control;
1671
1672         ATH_TXBUF_RESET(bf);
1673
1674         bf->aphy = aphy;
1675         bf->bf_frmlen = skb->len + FCS_LEN;
1676         /* Remove the padding size from bf_frmlen, if any */
1677         padpos = ath9k_cmn_padpos(hdr->frame_control);
1678         padsize = padpos & 3;
1679         if (padsize && skb->len>padpos+padsize) {
1680                 bf->bf_frmlen -= padsize;
1681         }
1682
1683         if (conf_is_ht(&hw->conf)) {
1684                 bf->bf_state.bf_type |= BUF_HT;
1685                 if (tx_info->flags & IEEE80211_TX_CTL_LDPC)
1686                         use_ldpc = true;
1687         }
1688
1689         bf->bf_flags = setup_tx_flags(skb, use_ldpc);
1690
1691         bf->bf_keytype = get_hw_crypto_keytype(skb);
1692         if (bf->bf_keytype != ATH9K_KEY_TYPE_CLEAR) {
1693                 bf->bf_frmlen += tx_info->control.hw_key->icv_len;
1694                 bf->bf_keyix = tx_info->control.hw_key->hw_key_idx;
1695         } else {
1696                 bf->bf_keyix = ATH9K_TXKEYIX_INVALID;
1697         }
1698
1699         if (ieee80211_is_data_qos(fc) && bf_isht(bf) &&
1700             (sc->sc_flags & SC_OP_TXAGGR))
1701                 assign_aggr_tid_seqno(skb, bf);
1702
1703         bf->bf_mpdu = skb;
1704
1705         bf->bf_dmacontext = dma_map_single(sc->dev, skb->data,
1706                                            skb->len, DMA_TO_DEVICE);
1707         if (unlikely(dma_mapping_error(sc->dev, bf->bf_dmacontext))) {
1708                 bf->bf_mpdu = NULL;
1709                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_FATAL,
1710                           "dma_mapping_error() on TX\n");
1711                 return -ENOMEM;
1712         }
1713
1714         bf->bf_buf_addr = bf->bf_dmacontext;
1715
1716         /* tag if this is a nullfunc frame to enable PS when AP acks it */
1717         if (ieee80211_is_nullfunc(fc) && ieee80211_has_pm(fc)) {
1718                 bf->bf_isnullfunc = true;
1719                 sc->ps_flags &= ~PS_NULLFUNC_COMPLETED;
1720         } else
1721                 bf->bf_isnullfunc = false;
1722
1723         return 0;
1724 }
1725
1726 /* FIXME: tx power */
1727 static void ath_tx_start_dma(struct ath_softc *sc, struct ath_buf *bf,
1728                              struct ath_tx_control *txctl)
1729 {
1730         struct sk_buff *skb = bf->bf_mpdu;
1731         struct ieee80211_tx_info *tx_info =  IEEE80211_SKB_CB(skb);
1732         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1733         struct ath_node *an = NULL;
1734         struct list_head bf_head;
1735         struct ath_desc *ds;
1736         struct ath_atx_tid *tid;
1737         struct ath_hw *ah = sc->sc_ah;
1738         int frm_type;
1739         __le16 fc;
1740
1741         frm_type = get_hw_packet_type(skb);
1742         fc = hdr->frame_control;
1743
1744         INIT_LIST_HEAD(&bf_head);
1745         list_add_tail(&bf->list, &bf_head);
1746
1747         ds = bf->bf_desc;
1748         ath9k_hw_set_desc_link(ah, ds, 0);
1749
1750         ath9k_hw_set11n_txdesc(ah, ds, bf->bf_frmlen, frm_type, MAX_RATE_POWER,
1751                                bf->bf_keyix, bf->bf_keytype, bf->bf_flags);
1752
1753         ath9k_hw_filltxdesc(ah, ds,
1754                             skb->len,   /* segment length */
1755                             true,       /* first segment */
1756                             true,       /* last segment */
1757                             ds,         /* first descriptor */
1758                             bf->bf_buf_addr,
1759                             txctl->txq->axq_qnum);
1760
1761         spin_lock_bh(&txctl->txq->axq_lock);
1762
1763         if (bf_isht(bf) && (sc->sc_flags & SC_OP_TXAGGR) &&
1764             tx_info->control.sta) {
1765                 an = (struct ath_node *)tx_info->control.sta->drv_priv;
1766                 tid = ATH_AN_2_TID(an, bf->bf_tidno);
1767
1768                 if (!ieee80211_is_data_qos(fc)) {
1769                         ath_tx_send_normal(sc, txctl->txq, &bf_head);
1770                         goto tx_done;
1771                 }
1772
1773                 if (tx_info->flags & IEEE80211_TX_CTL_AMPDU) {
1774                         /*
1775                          * Try aggregation if it's a unicast data frame
1776                          * and the destination is HT capable.
1777                          */
1778                         ath_tx_send_ampdu(sc, tid, &bf_head, txctl);
1779                 } else {
1780                         /*
1781                          * Send this frame as regular when ADDBA
1782                          * exchange is neither complete nor pending.
1783                          */
1784                         ath_tx_send_ht_normal(sc, txctl->txq,
1785                                               tid, &bf_head);
1786                 }
1787         } else {
1788                 ath_tx_send_normal(sc, txctl->txq, &bf_head);
1789         }
1790
1791 tx_done:
1792         spin_unlock_bh(&txctl->txq->axq_lock);
1793 }
1794
1795 /* Upon failure caller should free skb */
1796 int ath_tx_start(struct ieee80211_hw *hw, struct sk_buff *skb,
1797                  struct ath_tx_control *txctl)
1798 {
1799         struct ath_wiphy *aphy = hw->priv;
1800         struct ath_softc *sc = aphy->sc;
1801         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1802         struct ath_buf *bf;
1803         int r;
1804
1805         bf = ath_tx_get_buffer(sc);
1806         if (!bf) {
1807                 ath_print(common, ATH_DBG_XMIT, "TX buffers are full\n");
1808                 return -1;
1809         }
1810
1811         r = ath_tx_setup_buffer(hw, bf, skb, txctl);
1812         if (unlikely(r)) {
1813                 struct ath_txq *txq = txctl->txq;
1814
1815                 ath_print(common, ATH_DBG_FATAL, "TX mem alloc failure\n");
1816
1817                 /* upon ath_tx_processq() this TX queue will be resumed, we
1818                  * guarantee this will happen by knowing beforehand that
1819                  * we will at least have to run TX completionon one buffer
1820                  * on the queue */
1821                 spin_lock_bh(&txq->axq_lock);
1822                 if (sc->tx.txq[txq->axq_qnum].axq_depth > 1) {
1823                         ath_mac80211_stop_queue(sc, skb_get_queue_mapping(skb));
1824                         txq->stopped = 1;
1825                 }
1826                 spin_unlock_bh(&txq->axq_lock);
1827
1828                 spin_lock_bh(&sc->tx.txbuflock);
1829                 list_add_tail(&bf->list, &sc->tx.txbuf);
1830                 spin_unlock_bh(&sc->tx.txbuflock);
1831
1832                 return r;
1833         }
1834
1835         ath_tx_start_dma(sc, bf, txctl);
1836
1837         return 0;
1838 }
1839
1840 void ath_tx_cabq(struct ieee80211_hw *hw, struct sk_buff *skb)
1841 {
1842         struct ath_wiphy *aphy = hw->priv;
1843         struct ath_softc *sc = aphy->sc;
1844         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1845         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *) skb->data;
1846         int padpos, padsize;
1847         struct ieee80211_tx_info *info = IEEE80211_SKB_CB(skb);
1848         struct ath_tx_control txctl;
1849
1850         memset(&txctl, 0, sizeof(struct ath_tx_control));
1851
1852         /*
1853          * As a temporary workaround, assign seq# here; this will likely need
1854          * to be cleaned up to work better with Beacon transmission and virtual
1855          * BSSes.
1856          */
1857         if (info->flags & IEEE80211_TX_CTL_ASSIGN_SEQ) {
1858                 if (info->flags & IEEE80211_TX_CTL_FIRST_FRAGMENT)
1859                         sc->tx.seq_no += 0x10;
1860                 hdr->seq_ctrl &= cpu_to_le16(IEEE80211_SCTL_FRAG);
1861                 hdr->seq_ctrl |= cpu_to_le16(sc->tx.seq_no);
1862         }
1863
1864         /* Add the padding after the header if this is not already done */
1865         padpos = ath9k_cmn_padpos(hdr->frame_control);
1866         padsize = padpos & 3;
1867         if (padsize && skb->len>padpos) {
1868                 if (skb_headroom(skb) < padsize) {
1869                         ath_print(common, ATH_DBG_XMIT,
1870                                   "TX CABQ padding failed\n");
1871                         dev_kfree_skb_any(skb);
1872                         return;
1873                 }
1874                 skb_push(skb, padsize);
1875                 memmove(skb->data, skb->data + padsize, padpos);
1876         }
1877
1878         txctl.txq = sc->beacon.cabq;
1879
1880         ath_print(common, ATH_DBG_XMIT,
1881                   "transmitting CABQ packet, skb: %p\n", skb);
1882
1883         if (ath_tx_start(hw, skb, &txctl) != 0) {
1884                 ath_print(common, ATH_DBG_XMIT, "CABQ TX failed\n");
1885                 goto exit;
1886         }
1887
1888         return;
1889 exit:
1890         dev_kfree_skb_any(skb);
1891 }
1892
1893 /*****************/
1894 /* TX Completion */
1895 /*****************/
1896
1897 static void ath_tx_complete(struct ath_softc *sc, struct sk_buff *skb,
1898                             struct ath_wiphy *aphy, int tx_flags)
1899 {
1900         struct ieee80211_hw *hw = sc->hw;
1901         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
1902         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
1903         struct ieee80211_hdr * hdr = (struct ieee80211_hdr *)skb->data;
1904         int padpos, padsize;
1905
1906         ath_print(common, ATH_DBG_XMIT, "TX complete: skb: %p\n", skb);
1907
1908         if (aphy)
1909                 hw = aphy->hw;
1910
1911         if (tx_flags & ATH_TX_BAR)
1912                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU_NO_BACK;
1913
1914         if (!(tx_flags & (ATH_TX_ERROR | ATH_TX_XRETRY))) {
1915                 /* Frame was ACKed */
1916                 tx_info->flags |= IEEE80211_TX_STAT_ACK;
1917         }
1918
1919         padpos = ath9k_cmn_padpos(hdr->frame_control);
1920         padsize = padpos & 3;
1921         if (padsize && skb->len>padpos+padsize) {
1922                 /*
1923                  * Remove MAC header padding before giving the frame back to
1924                  * mac80211.
1925                  */
1926                 memmove(skb->data + padsize, skb->data, padpos);
1927                 skb_pull(skb, padsize);
1928         }
1929
1930         if (sc->ps_flags & PS_WAIT_FOR_TX_ACK) {
1931                 sc->ps_flags &= ~PS_WAIT_FOR_TX_ACK;
1932                 ath_print(common, ATH_DBG_PS,
1933                           "Going back to sleep after having "
1934                           "received TX status (0x%lx)\n",
1935                         sc->ps_flags & (PS_WAIT_FOR_BEACON |
1936                                         PS_WAIT_FOR_CAB |
1937                                         PS_WAIT_FOR_PSPOLL_DATA |
1938                                         PS_WAIT_FOR_TX_ACK));
1939         }
1940
1941         if (unlikely(tx_info->pad[0] & ATH_TX_INFO_FRAME_TYPE_INTERNAL))
1942                 ath9k_tx_status(hw, skb);
1943         else
1944                 ieee80211_tx_status(hw, skb);
1945 }
1946
1947 static void ath_tx_complete_buf(struct ath_softc *sc, struct ath_buf *bf,
1948                                 struct ath_txq *txq, struct list_head *bf_q,
1949                                 struct ath_tx_status *ts, int txok, int sendbar)
1950 {
1951         struct sk_buff *skb = bf->bf_mpdu;
1952         unsigned long flags;
1953         int tx_flags = 0;
1954
1955         if (sendbar)
1956                 tx_flags = ATH_TX_BAR;
1957
1958         if (!txok) {
1959                 tx_flags |= ATH_TX_ERROR;
1960
1961                 if (bf_isxretried(bf))
1962                         tx_flags |= ATH_TX_XRETRY;
1963         }
1964
1965         dma_unmap_single(sc->dev, bf->bf_dmacontext, skb->len, DMA_TO_DEVICE);
1966         ath_tx_complete(sc, skb, bf->aphy, tx_flags);
1967         ath_debug_stat_tx(sc, txq, bf, ts);
1968
1969         /*
1970          * Return the list of ath_buf of this mpdu to free queue
1971          */
1972         spin_lock_irqsave(&sc->tx.txbuflock, flags);
1973         list_splice_tail_init(bf_q, &sc->tx.txbuf);
1974         spin_unlock_irqrestore(&sc->tx.txbuflock, flags);
1975 }
1976
1977 static int ath_tx_num_badfrms(struct ath_softc *sc, struct ath_buf *bf,
1978                               struct ath_tx_status *ts, int txok)
1979 {
1980         u16 seq_st = 0;
1981         u32 ba[WME_BA_BMP_SIZE >> 5];
1982         int ba_index;
1983         int nbad = 0;
1984         int isaggr = 0;
1985
1986         if (bf->bf_tx_aborted)
1987                 return 0;
1988
1989         isaggr = bf_isaggr(bf);
1990         if (isaggr) {
1991                 seq_st = ts->ts_seqnum;
1992                 memcpy(ba, &ts->ba_low, WME_BA_BMP_SIZE >> 3);
1993         }
1994
1995         while (bf) {
1996                 ba_index = ATH_BA_INDEX(seq_st, bf->bf_seqno);
1997                 if (!txok || (isaggr && !ATH_BA_ISSET(ba, ba_index)))
1998                         nbad++;
1999
2000                 bf = bf->bf_next;
2001         }
2002
2003         return nbad;
2004 }
2005
2006 static void ath_tx_rc_status(struct ath_buf *bf, struct ath_tx_status *ts,
2007                              int nbad, int txok, bool update_rc)
2008 {
2009         struct sk_buff *skb = bf->bf_mpdu;
2010         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
2011         struct ieee80211_tx_info *tx_info = IEEE80211_SKB_CB(skb);
2012         struct ieee80211_hw *hw = bf->aphy->hw;
2013         u8 i, tx_rateindex;
2014
2015         if (txok)
2016                 tx_info->status.ack_signal = ts->ts_rssi;
2017
2018         tx_rateindex = ts->ts_rateindex;
2019         WARN_ON(tx_rateindex >= hw->max_rates);
2020
2021         if (ts->ts_status & ATH9K_TXERR_FILT)
2022                 tx_info->flags |= IEEE80211_TX_STAT_TX_FILTERED;
2023         if ((tx_info->flags & IEEE80211_TX_CTL_AMPDU) && update_rc)
2024                 tx_info->flags |= IEEE80211_TX_STAT_AMPDU;
2025
2026         if ((ts->ts_status & ATH9K_TXERR_FILT) == 0 &&
2027             (bf->bf_flags & ATH9K_TXDESC_NOACK) == 0 && update_rc) {
2028                 if (ieee80211_is_data(hdr->frame_control)) {
2029                         if (ts->ts_flags &
2030                             (ATH9K_TX_DATA_UNDERRUN | ATH9K_TX_DELIM_UNDERRUN))
2031                                 tx_info->pad[0] |= ATH_TX_INFO_UNDERRUN;
2032                         if ((ts->ts_status & ATH9K_TXERR_XRETRY) ||
2033                             (ts->ts_status & ATH9K_TXERR_FIFO))
2034                                 tx_info->pad[0] |= ATH_TX_INFO_XRETRY;
2035                         tx_info->status.ampdu_len = bf->bf_nframes;
2036                         tx_info->status.ampdu_ack_len = bf->bf_nframes - nbad;
2037                 }
2038         }
2039
2040         for (i = tx_rateindex + 1; i < hw->max_rates; i++) {
2041                 tx_info->status.rates[i].count = 0;
2042                 tx_info->status.rates[i].idx = -1;
2043         }
2044
2045         tx_info->status.rates[tx_rateindex].count = bf->bf_retries + 1;
2046 }
2047
2048 static void ath_wake_mac80211_queue(struct ath_softc *sc, struct ath_txq *txq)
2049 {
2050         int qnum;
2051
2052         spin_lock_bh(&txq->axq_lock);
2053         if (txq->stopped &&
2054             sc->tx.txq[txq->axq_qnum].axq_depth <= (ATH_TXBUF - 20)) {
2055                 qnum = ath_get_mac80211_qnum(txq->axq_qnum, sc);
2056                 if (qnum != -1) {
2057                         ath_mac80211_start_queue(sc, qnum);
2058                         txq->stopped = 0;
2059                 }
2060         }
2061         spin_unlock_bh(&txq->axq_lock);
2062 }
2063
2064 static void ath_tx_processq(struct ath_softc *sc, struct ath_txq *txq)
2065 {
2066         struct ath_hw *ah = sc->sc_ah;
2067         struct ath_common *common = ath9k_hw_common(ah);
2068         struct ath_buf *bf, *lastbf, *bf_held = NULL;
2069         struct list_head bf_head;
2070         struct ath_desc *ds;
2071         struct ath_tx_status ts;
2072         int txok;
2073         int status;
2074
2075         ath_print(common, ATH_DBG_QUEUE, "tx queue %d (%x), link %p\n",
2076                   txq->axq_qnum, ath9k_hw_gettxbuf(sc->sc_ah, txq->axq_qnum),
2077                   txq->axq_link);
2078
2079         for (;;) {
2080                 spin_lock_bh(&txq->axq_lock);
2081                 if (list_empty(&txq->axq_q)) {
2082                         txq->axq_link = NULL;
2083                         spin_unlock_bh(&txq->axq_lock);
2084                         break;
2085                 }
2086                 bf = list_first_entry(&txq->axq_q, struct ath_buf, list);
2087
2088                 /*
2089                  * There is a race condition that a BH gets scheduled
2090                  * after sw writes TxE and before hw re-load the last
2091                  * descriptor to get the newly chained one.
2092                  * Software must keep the last DONE descriptor as a
2093                  * holding descriptor - software does so by marking
2094                  * it with the STALE flag.
2095                  */
2096                 bf_held = NULL;
2097                 if (bf->bf_stale) {
2098                         bf_held = bf;
2099                         if (list_is_last(&bf_held->list, &txq->axq_q)) {
2100                                 spin_unlock_bh(&txq->axq_lock);
2101                                 break;
2102                         } else {
2103                                 bf = list_entry(bf_held->list.next,
2104                                                 struct ath_buf, list);
2105                         }
2106                 }
2107
2108                 lastbf = bf->bf_lastbf;
2109                 ds = lastbf->bf_desc;
2110
2111                 memset(&ts, 0, sizeof(ts));
2112                 status = ath9k_hw_txprocdesc(ah, ds, &ts);
2113                 if (status == -EINPROGRESS) {
2114                         spin_unlock_bh(&txq->axq_lock);
2115                         break;
2116                 }
2117
2118                 /*
2119                  * We now know the nullfunc frame has been ACKed so we
2120                  * can disable RX.
2121                  */
2122                 if (bf->bf_isnullfunc &&
2123                     (ts.ts_status & ATH9K_TX_ACKED)) {
2124                         if ((sc->ps_flags & PS_ENABLED))
2125                                 ath9k_enable_ps(sc);
2126                         else
2127                                 sc->ps_flags |= PS_NULLFUNC_COMPLETED;
2128                 }
2129
2130                 /*
2131                  * Remove ath_buf's of the same transmit unit from txq,
2132                  * however leave the last descriptor back as the holding
2133                  * descriptor for hw.
2134                  */
2135                 lastbf->bf_stale = true;
2136                 INIT_LIST_HEAD(&bf_head);
2137                 if (!list_is_singular(&lastbf->list))
2138                         list_cut_position(&bf_head,
2139                                 &txq->axq_q, lastbf->list.prev);
2140
2141                 txq->axq_depth--;
2142                 txok = !(ts.ts_status & ATH9K_TXERR_MASK);
2143                 txq->axq_tx_inprogress = false;
2144                 spin_unlock_bh(&txq->axq_lock);
2145
2146                 if (bf_held) {
2147                         spin_lock_bh(&sc->tx.txbuflock);
2148                         list_move_tail(&bf_held->list, &sc->tx.txbuf);
2149                         spin_unlock_bh(&sc->tx.txbuflock);
2150                 }
2151
2152                 if (!bf_isampdu(bf)) {
2153                         /*
2154                          * This frame is sent out as a single frame.
2155                          * Use hardware retry status for this frame.
2156                          */
2157                         bf->bf_retries = ts.ts_longretry;
2158                         if (ts.ts_status & ATH9K_TXERR_XRETRY)
2159                                 bf->bf_state.bf_type |= BUF_XRETRY;
2160                         ath_tx_rc_status(bf, &ts, 0, txok, true);
2161                 }
2162
2163                 if (bf_isampdu(bf))
2164                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &ts, txok);
2165                 else
2166                         ath_tx_complete_buf(sc, bf, txq, &bf_head, &ts, txok, 0);
2167
2168                 ath_wake_mac80211_queue(sc, txq);
2169
2170                 spin_lock_bh(&txq->axq_lock);
2171                 if (sc->sc_flags & SC_OP_TXAGGR)
2172                         ath_txq_schedule(sc, txq);
2173                 spin_unlock_bh(&txq->axq_lock);
2174         }
2175 }
2176
2177 static void ath_tx_complete_poll_work(struct work_struct *work)
2178 {
2179         struct ath_softc *sc = container_of(work, struct ath_softc,
2180                         tx_complete_work.work);
2181         struct ath_txq *txq;
2182         int i;
2183         bool needreset = false;
2184
2185         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
2186                 if (ATH_TXQ_SETUP(sc, i)) {
2187                         txq = &sc->tx.txq[i];
2188                         spin_lock_bh(&txq->axq_lock);
2189                         if (txq->axq_depth) {
2190                                 if (txq->axq_tx_inprogress) {
2191                                         needreset = true;
2192                                         spin_unlock_bh(&txq->axq_lock);
2193                                         break;
2194                                 } else {
2195                                         txq->axq_tx_inprogress = true;
2196                                 }
2197                         }
2198                         spin_unlock_bh(&txq->axq_lock);
2199                 }
2200
2201         if (needreset) {
2202                 ath_print(ath9k_hw_common(sc->sc_ah), ATH_DBG_RESET,
2203                           "tx hung, resetting the chip\n");
2204                 ath9k_ps_wakeup(sc);
2205                 ath_reset(sc, false);
2206                 ath9k_ps_restore(sc);
2207         }
2208
2209         ieee80211_queue_delayed_work(sc->hw, &sc->tx_complete_work,
2210                         msecs_to_jiffies(ATH_TX_COMPLETE_POLL_INT));
2211 }
2212
2213
2214
2215 void ath_tx_tasklet(struct ath_softc *sc)
2216 {
2217         int i;
2218         u32 qcumask = ((1 << ATH9K_NUM_TX_QUEUES) - 1);
2219
2220         ath9k_hw_gettxintrtxqs(sc->sc_ah, &qcumask);
2221
2222         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
2223                 if (ATH_TXQ_SETUP(sc, i) && (qcumask & (1 << i)))
2224                         ath_tx_processq(sc, &sc->tx.txq[i]);
2225         }
2226 }
2227
2228 void ath_tx_edma_tasklet(struct ath_softc *sc)
2229 {
2230         struct ath_tx_status txs;
2231         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2232         struct ath_hw *ah = sc->sc_ah;
2233         struct ath_txq *txq;
2234         struct ath_buf *bf, *lastbf;
2235         struct list_head bf_head;
2236         int status;
2237         int txok;
2238
2239         for (;;) {
2240                 status = ath9k_hw_txprocdesc(ah, NULL, (void *)&txs);
2241                 if (status == -EINPROGRESS)
2242                         break;
2243                 if (status == -EIO) {
2244                         ath_print(common, ATH_DBG_XMIT,
2245                                   "Error processing tx status\n");
2246                         break;
2247                 }
2248
2249                 /* Skip beacon completions */
2250                 if (txs.qid == sc->beacon.beaconq)
2251                         continue;
2252
2253                 txq = &sc->tx.txq[txs.qid];
2254
2255                 spin_lock_bh(&txq->axq_lock);
2256                 if (list_empty(&txq->txq_fifo[txq->txq_tailidx])) {
2257                         spin_unlock_bh(&txq->axq_lock);
2258                         return;
2259                 }
2260
2261                 bf = list_first_entry(&txq->txq_fifo[txq->txq_tailidx],
2262                                       struct ath_buf, list);
2263                 lastbf = bf->bf_lastbf;
2264
2265                 INIT_LIST_HEAD(&bf_head);
2266                 list_cut_position(&bf_head, &txq->txq_fifo[txq->txq_tailidx],
2267                                   &lastbf->list);
2268                 INCR(txq->txq_tailidx, ATH_TXFIFO_DEPTH);
2269                 txq->axq_depth--;
2270                 txq->axq_tx_inprogress = false;
2271                 spin_unlock_bh(&txq->axq_lock);
2272
2273                 txok = !(txs.ts_status & ATH9K_TXERR_MASK);
2274
2275                 if (!bf_isampdu(bf)) {
2276                         bf->bf_retries = txs.ts_longretry;
2277                         if (txs.ts_status & ATH9K_TXERR_XRETRY)
2278                                 bf->bf_state.bf_type |= BUF_XRETRY;
2279                         ath_tx_rc_status(bf, &txs, 0, txok, true);
2280                 }
2281
2282                 if (bf_isampdu(bf))
2283                         ath_tx_complete_aggr(sc, txq, bf, &bf_head, &txs, txok);
2284                 else
2285                         ath_tx_complete_buf(sc, bf, txq, &bf_head,
2286                                             &txs, txok, 0);
2287
2288                 spin_lock_bh(&txq->axq_lock);
2289                 if (!list_empty(&txq->txq_fifo_pending)) {
2290                         INIT_LIST_HEAD(&bf_head);
2291                         bf = list_first_entry(&txq->txq_fifo_pending,
2292                                 struct ath_buf, list);
2293                         list_cut_position(&bf_head, &txq->txq_fifo_pending,
2294                                 &bf->bf_lastbf->list);
2295                         ath_tx_txqaddbuf(sc, txq, &bf_head);
2296                 } else if (sc->sc_flags & SC_OP_TXAGGR)
2297                         ath_txq_schedule(sc, txq);
2298                 spin_unlock_bh(&txq->axq_lock);
2299         }
2300 }
2301
2302 /*****************/
2303 /* Init, Cleanup */
2304 /*****************/
2305
2306 static int ath_txstatus_setup(struct ath_softc *sc, int size)
2307 {
2308         struct ath_descdma *dd = &sc->txsdma;
2309         u8 txs_len = sc->sc_ah->caps.txs_len;
2310
2311         dd->dd_desc_len = size * txs_len;
2312         dd->dd_desc = dma_alloc_coherent(sc->dev, dd->dd_desc_len,
2313                                          &dd->dd_desc_paddr, GFP_KERNEL);
2314         if (!dd->dd_desc)
2315                 return -ENOMEM;
2316
2317         return 0;
2318 }
2319
2320 static int ath_tx_edma_init(struct ath_softc *sc)
2321 {
2322         int err;
2323
2324         err = ath_txstatus_setup(sc, ATH_TXSTATUS_RING_SIZE);
2325         if (!err)
2326                 ath9k_hw_setup_statusring(sc->sc_ah, sc->txsdma.dd_desc,
2327                                           sc->txsdma.dd_desc_paddr,
2328                                           ATH_TXSTATUS_RING_SIZE);
2329
2330         return err;
2331 }
2332
2333 static void ath_tx_edma_cleanup(struct ath_softc *sc)
2334 {
2335         struct ath_descdma *dd = &sc->txsdma;
2336
2337         dma_free_coherent(sc->dev, dd->dd_desc_len, dd->dd_desc,
2338                           dd->dd_desc_paddr);
2339 }
2340
2341 int ath_tx_init(struct ath_softc *sc, int nbufs)
2342 {
2343         struct ath_common *common = ath9k_hw_common(sc->sc_ah);
2344         int error = 0;
2345
2346         spin_lock_init(&sc->tx.txbuflock);
2347
2348         error = ath_descdma_setup(sc, &sc->tx.txdma, &sc->tx.txbuf,
2349                                   "tx", nbufs, 1, 1);
2350         if (error != 0) {
2351                 ath_print(common, ATH_DBG_FATAL,
2352                           "Failed to allocate tx descriptors: %d\n", error);
2353                 goto err;
2354         }
2355
2356         error = ath_descdma_setup(sc, &sc->beacon.bdma, &sc->beacon.bbuf,
2357                                   "beacon", ATH_BCBUF, 1, 1);
2358         if (error != 0) {
2359                 ath_print(common, ATH_DBG_FATAL,
2360                           "Failed to allocate beacon descriptors: %d\n", error);
2361                 goto err;
2362         }
2363
2364         INIT_DELAYED_WORK(&sc->tx_complete_work, ath_tx_complete_poll_work);
2365
2366         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA) {
2367                 error = ath_tx_edma_init(sc);
2368                 if (error)
2369                         goto err;
2370         }
2371
2372 err:
2373         if (error != 0)
2374                 ath_tx_cleanup(sc);
2375
2376         return error;
2377 }
2378
2379 void ath_tx_cleanup(struct ath_softc *sc)
2380 {
2381         if (sc->beacon.bdma.dd_desc_len != 0)
2382                 ath_descdma_cleanup(sc, &sc->beacon.bdma, &sc->beacon.bbuf);
2383
2384         if (sc->tx.txdma.dd_desc_len != 0)
2385                 ath_descdma_cleanup(sc, &sc->tx.txdma, &sc->tx.txbuf);
2386
2387         if (sc->sc_ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)
2388                 ath_tx_edma_cleanup(sc);
2389 }
2390
2391 void ath_tx_node_init(struct ath_softc *sc, struct ath_node *an)
2392 {
2393         struct ath_atx_tid *tid;
2394         struct ath_atx_ac *ac;
2395         int tidno, acno;
2396
2397         for (tidno = 0, tid = &an->tid[tidno];
2398              tidno < WME_NUM_TID;
2399              tidno++, tid++) {
2400                 tid->an        = an;
2401                 tid->tidno     = tidno;
2402                 tid->seq_start = tid->seq_next = 0;
2403                 tid->baw_size  = WME_MAX_BA;
2404                 tid->baw_head  = tid->baw_tail = 0;
2405                 tid->sched     = false;
2406                 tid->paused    = false;
2407                 tid->state &= ~AGGR_CLEANUP;
2408                 INIT_LIST_HEAD(&tid->buf_q);
2409                 acno = TID_TO_WME_AC(tidno);
2410                 tid->ac = &an->ac[acno];
2411                 tid->state &= ~AGGR_ADDBA_COMPLETE;
2412                 tid->state &= ~AGGR_ADDBA_PROGRESS;
2413         }
2414
2415         for (acno = 0, ac = &an->ac[acno];
2416              acno < WME_NUM_AC; acno++, ac++) {
2417                 ac->sched    = false;
2418                 INIT_LIST_HEAD(&ac->tid_q);
2419
2420                 switch (acno) {
2421                 case WME_AC_BE:
2422                         ac->qnum = ath_tx_get_qnum(sc,
2423                                    ATH9K_TX_QUEUE_DATA, ATH9K_WME_AC_BE);
2424                         break;
2425                 case WME_AC_BK:
2426                         ac->qnum = ath_tx_get_qnum(sc,
2427                                    ATH9K_TX_QUEUE_DATA, ATH9K_WME_AC_BK);
2428                         break;
2429                 case WME_AC_VI:
2430                         ac->qnum = ath_tx_get_qnum(sc,
2431                                    ATH9K_TX_QUEUE_DATA, ATH9K_WME_AC_VI);
2432                         break;
2433                 case WME_AC_VO:
2434                         ac->qnum = ath_tx_get_qnum(sc,
2435                                    ATH9K_TX_QUEUE_DATA, ATH9K_WME_AC_VO);
2436                         break;
2437                 }
2438         }
2439 }
2440
2441 void ath_tx_node_cleanup(struct ath_softc *sc, struct ath_node *an)
2442 {
2443         int i;
2444         struct ath_atx_ac *ac, *ac_tmp;
2445         struct ath_atx_tid *tid, *tid_tmp;
2446         struct ath_txq *txq;
2447
2448         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++) {
2449                 if (ATH_TXQ_SETUP(sc, i)) {
2450                         txq = &sc->tx.txq[i];
2451
2452                         spin_lock_bh(&txq->axq_lock);
2453
2454                         list_for_each_entry_safe(ac,
2455                                         ac_tmp, &txq->axq_acq, list) {
2456                                 tid = list_first_entry(&ac->tid_q,
2457                                                 struct ath_atx_tid, list);
2458                                 if (tid && tid->an != an)
2459                                         continue;
2460                                 list_del(&ac->list);
2461                                 ac->sched = false;
2462
2463                                 list_for_each_entry_safe(tid,
2464                                                 tid_tmp, &ac->tid_q, list) {
2465                                         list_del(&tid->list);
2466                                         tid->sched = false;
2467                                         ath_tid_drain(sc, txq, tid);
2468                                         tid->state &= ~AGGR_ADDBA_COMPLETE;
2469                                         tid->state &= ~AGGR_CLEANUP;
2470                                 }
2471                         }
2472
2473                         spin_unlock_bh(&txq->axq_lock);
2474                 }
2475         }
2476 }