SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/module.h>
  28 #include <linux/netdevice.h>
  29 #include <linux/dma-mapping.h>
  30 #include <linux/etherdevice.h>
  31 #include <linux/ethtool.h>
  32 #include <linux/pci.h>
  33 #include <linux/ip.h>
  34 #include <net/ip.h>
  35 #include <linux/tcp.h>
  36 #include <linux/in.h>
  37 #include <linux/delay.h>
  38 #include <linux/workqueue.h>
  39 #include <linux/if_vlan.h>
  40 #include <linux/prefetch.h>
  41 #include <linux/debugfs.h>
  42 #include <linux/mii.h>
  43
  44 #include <asm/irq.h>
  45
  46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  47 #define SKY2_VLAN_TAG_USED 1
  48 #endif
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.26"
  54 #define PFX                     DRV_NAME " "
  55
  56 /*
  57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  58  * that are organized into three (receive, transmit, status) different rings
  59  * similar to Tigon3.
  60  */
  61
  62 #define RX_LE_SIZE              1024
  63 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  64 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  65 #define RX_DEF_PENDING          RX_MAX_PENDING
  66
  67 /* This is the worst case number of transmit list elements for a single skb:
  68    VLAN:GSO + CKSUM + Data + skb_frags * DMA */
  69 #define MAX_SKB_TX_LE   (2 + (sizeof(dma_addr_t)/sizeof(u32))*(MAX_SKB_FRAGS+1))
  70 #define TX_MIN_PENDING          (MAX_SKB_TX_LE+1)
  71 #define TX_MAX_PENDING          4096
  72 #define TX_DEF_PENDING          127
  73
  74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  76 #define TX_WATCHDOG             (5 * HZ)
  77 #define NAPI_WEIGHT             64
  78 #define PHY_RETRIES             1000
  79
  80 #define SKY2_EEPROM_MAGIC       0x9955aabb
  81
  82
  83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  84
  85 static const u32 default_msg =
  86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  89
  90 static int debug = -1;          /* defaults above */
  91 module_param(debug, int, 0);
  92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  93
  94 static int copybreak __read_mostly = 128;
  95 module_param(copybreak, int, 0);
  96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  97
  98 static int disable_msi = 0;
  99 module_param(disable_msi, int, 0);
 100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 101
 102 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E01) }, /* SK-9E21M */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4355) }, /* 88E8040T */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 140         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 141         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 142         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 143         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4381) }, /* 88E8059 */
 144         { 0 }
 145 };
 146
 147 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 148
 149 /* Avoid conditionals by using array */
 150 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 151 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 152 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 153
 154 static void sky2_set_multicast(struct net_device *dev);
 155
 156 /* Access to PHY via serial interconnect */
 157 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 158 {
 159         int i;
 160
 161         gma_write16(hw, port, GM_SMI_DATA, val);
 162         gma_write16(hw, port, GM_SMI_CTRL,
 163                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 164
 165         for (i = 0; i < PHY_RETRIES; i++) {
 166                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 167                 if (ctrl == 0xffff)
 168                         goto io_error;
 169
 170                 if (!(ctrl & GM_SMI_CT_BUSY))
 171                         return 0;
 172
 173                 udelay(10);
 174         }
 175
 176         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 177         return -ETIMEDOUT;
 178
 179 io_error:
 180         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 181         return -EIO;
 182 }
 183
 184 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 185 {
 186         int i;
 187
 188         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 189                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 190
 191         for (i = 0; i < PHY_RETRIES; i++) {
 192                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 193                 if (ctrl == 0xffff)
 194                         goto io_error;
 195
 196                 if (ctrl & GM_SMI_CT_RD_VAL) {
 197                         *val = gma_read16(hw, port, GM_SMI_DATA);
 198                         return 0;
 199                 }
 200
 201                 udelay(10);
 202         }
 203
 204         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 205         return -ETIMEDOUT;
 206 io_error:
 207         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 208         return -EIO;
 209 }
 210
 211 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 212 {
 213         u16 v;
 214         __gm_phy_read(hw, port, reg, &v);
 215         return v;
 216 }
 217
 218
 219 static void sky2_power_on(struct sky2_hw *hw)
 220 {
 221         /* switch power to VCC (WA for VAUX problem) */
 222         sky2_write8(hw, B0_POWER_CTRL,
 223                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 224
 225         /* disable Core Clock Division, */
 226         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 227
 228         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 229                 /* enable bits are inverted */
 230                 sky2_write8(hw, B2_Y2_CLK_GATE,
 231                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 232                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 233                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 234         else
 235                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 236
 237         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 238                 u32 reg;
 239
 240                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 241
 242                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 243                 /* set all bits to 0 except bits 15..12 and 8 */
 244                 reg &= P_ASPM_CONTROL_MSK;
 245                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 246
 247                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 248                 /* set all bits to 0 except bits 28 & 27 */
 249                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 250                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 251
 252                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 253
 254                 sky2_write16(hw, B0_CTST, Y2_HW_WOL_ON);
 255
 256                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 257                 reg = sky2_read32(hw, B2_GP_IO);
 258                 reg |= GLB_GPIO_STAT_RACE_DIS;
 259                 sky2_write32(hw, B2_GP_IO, reg);
 260
 261                 sky2_read32(hw, B2_GP_IO);
 262         }
 263
 264         /* Turn on "driver loaded" LED */
 265         sky2_write16(hw, B0_CTST, Y2_LED_STAT_ON);
 266 }
 267
 268 static void sky2_power_aux(struct sky2_hw *hw)
 269 {
 270         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 271                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 272         else
 273                 /* enable bits are inverted */
 274                 sky2_write8(hw, B2_Y2_CLK_GATE,
 275                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 276                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 277                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 278
 279         /* switch power to VAUX if supported and PME from D3cold */
 280         if ( (sky2_read32(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 281              pci_pme_capable(hw->pdev, PCI_D3cold))
 282                 sky2_write8(hw, B0_POWER_CTRL,
 283                             (PC_VAUX_ENA | PC_VCC_ENA |
 284                              PC_VAUX_ON | PC_VCC_OFF));
 285
 286         /* turn off "driver loaded LED" */
 287         sky2_write16(hw, B0_CTST, Y2_LED_STAT_OFF);
 288 }
 289
 290 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 291 {
 292         u16 reg;
 293
 294         /* disable all GMAC IRQ's */
 295         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 296
 297         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 298         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 301
 302         reg = gma_read16(hw, port, GM_RX_CTRL);
 303         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 304         gma_write16(hw, port, GM_RX_CTRL, reg);
 305 }
 306
 307 /* flow control to advertise bits */
 308 static const u16 copper_fc_adv[] = {
 309         [FC_NONE]       = 0,
 310         [FC_TX]         = PHY_M_AN_ASP,
 311         [FC_RX]         = PHY_M_AN_PC,
 312         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 313 };
 314
 315 /* flow control to advertise bits when using 1000BaseX */
 316 static const u16 fiber_fc_adv[] = {
 317         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 318         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 319         [FC_RX]   = PHY_M_P_SYM_MD_X,
 320         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 321 };
 322
 323 /* flow control to GMA disable bits */
 324 static const u16 gm_fc_disable[] = {
 325         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 326         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 327         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 328         [FC_BOTH] = 0,
 329 };
 330
 331
 332 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 333 {
 334         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 335         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 336
 337         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 338             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 339                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 340
 341                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 342                            PHY_M_EC_MAC_S_MSK);
 343                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 344
 345                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 346                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 347                         /* set downshift counter to 3x and enable downshift */
 348                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 349                 else
 350                         /* set master & slave downshift counter to 1x */
 351                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 352
 353                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 354         }
 355
 356         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 357         if (sky2_is_copper(hw)) {
 358                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 359                         /* enable automatic crossover */
 360                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 361
 362                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 363                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 364                                 u16 spec;
 365
 366                                 /* Enable Class A driver for FE+ A0 */
 367                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 368                                 spec |= PHY_M_FESC_SEL_CL_A;
 369                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 370                         }
 371                 } else {
 372                         /* disable energy detect */
 373                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 374
 375                         /* enable automatic crossover */
 376                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 377
 378                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 379                         if ( (sky2->flags & SKY2_FLAG_AUTO_SPEED) &&
 380                              (hw->flags & SKY2_HW_NEWER_PHY)) {
 381                                 /* set downshift counter to 3x and enable downshift */
 382                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 383                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 384                         }
 385                 }
 386         } else {
 387                 /* workaround for deviation #4.88 (CRC errors) */
 388                 /* disable Automatic Crossover */
 389
 390                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 391         }
 392
 393         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 394
 395         /* special setup for PHY 88E1112 Fiber */
 396         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 397                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 398
 399                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 400                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 401                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 402                 ctrl &= ~PHY_M_MAC_MD_MSK;
 403                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 404                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 405
 406                 if (hw->pmd_type  == 'P') {
 407                         /* select page 1 to access Fiber registers */
 408                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 409
 410                         /* for SFP-module set SIGDET polarity to low */
 411                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 412                         ctrl |= PHY_M_FIB_SIGD_POL;
 413                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 414                 }
 415
 416                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 417         }
 418
 419         ctrl = PHY_CT_RESET;
 420         ct1000 = 0;
 421         adv = PHY_AN_CSMA;
 422         reg = 0;
 423
 424         if (sky2->flags & SKY2_FLAG_AUTO_SPEED) {
 425                 if (sky2_is_copper(hw)) {
 426                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 427                                 ct1000 |= PHY_M_1000C_AFD;
 428                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 429                                 ct1000 |= PHY_M_1000C_AHD;
 430                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 431                                 adv |= PHY_M_AN_100_FD;
 432                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 433                                 adv |= PHY_M_AN_100_HD;
 434                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 435                                 adv |= PHY_M_AN_10_FD;
 436                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 437                                 adv |= PHY_M_AN_10_HD;
 438
 439                 } else {        /* special defines for FIBER (88E1040S only) */
 440                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 441                                 adv |= PHY_M_AN_1000X_AFD;
 442                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 443                                 adv |= PHY_M_AN_1000X_AHD;
 444                 }
 445
 446                 /* Restart Auto-negotiation */
 447                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 448         } else {
 449                 /* forced speed/duplex settings */
 450                 ct1000 = PHY_M_1000C_MSE;
 451
 452                 /* Disable auto update for duplex flow control and duplex */
 453                 reg |= GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_SPD_DIS;
 454
 455                 switch (sky2->speed) {
 456                 case SPEED_1000:
 457                         ctrl |= PHY_CT_SP1000;
 458                         reg |= GM_GPCR_SPEED_1000;
 459                         break;
 460                 case SPEED_100:
 461                         ctrl |= PHY_CT_SP100;
 462                         reg |= GM_GPCR_SPEED_100;
 463                         break;
 464                 }
 465
 466                 if (sky2->duplex == DUPLEX_FULL) {
 467                         reg |= GM_GPCR_DUP_FULL;
 468                         ctrl |= PHY_CT_DUP_MD;
 469                 } else if (sky2->speed < SPEED_1000)
 470                         sky2->flow_mode = FC_NONE;
 471         }
 472
 473         if (sky2->flags & SKY2_FLAG_AUTO_PAUSE) {
 474                 if (sky2_is_copper(hw))
 475                         adv |= copper_fc_adv[sky2->flow_mode];
 476                 else
 477                         adv |= fiber_fc_adv[sky2->flow_mode];
 478         } else {
 479                 reg |= GM_GPCR_AU_FCT_DIS;
 480                 reg |= gm_fc_disable[sky2->flow_mode];
 481
 482                 /* Forward pause packets to GMAC? */
 483                 if (sky2->flow_mode & FC_RX)
 484                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 485                 else
 486                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 487         }
 488
 489         gma_write16(hw, port, GM_GP_CTRL, reg);
 490
 491         if (hw->flags & SKY2_HW_GIGABIT)
 492                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 493
 494         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 495         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 496
 497         /* Setup Phy LED's */
 498         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 499         ledover = 0;
 500
 501         switch (hw->chip_id) {
 502         case CHIP_ID_YUKON_FE:
 503                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 504                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 505
 506                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 507
 508                 /* delete ACT LED control bits */
 509                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 510                 /* change ACT LED control to blink mode */
 511                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 512                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 513                 break;
 514
 515         case CHIP_ID_YUKON_FE_P:
 516                 /* Enable Link Partner Next Page */
 517                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 518                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 519
 520                 /* disable Energy Detect and enable scrambler */
 521                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 522                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 523
 524                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 525                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 526                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 527                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 528
 529                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 530                 break;
 531
 532         case CHIP_ID_YUKON_XL:
 533                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 534
 535                 /* select page 3 to access LED control register */
 536                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 537
 538                 /* set LED Function Control register */
 539                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 540                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 541                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 542                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 543                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 544
 545                 /* set Polarity Control register */
 546                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 547                              (PHY_M_POLC_LS1_P_MIX(4) |
 548                               PHY_M_POLC_IS0_P_MIX(4) |
 549                               PHY_M_POLC_LOS_CTRL(2) |
 550                               PHY_M_POLC_INIT_CTRL(2) |
 551                               PHY_M_POLC_STA1_CTRL(2) |
 552                               PHY_M_POLC_STA0_CTRL(2)));
 553
 554                 /* restore page register */
 555                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 556                 break;
 557
 558         case CHIP_ID_YUKON_EC_U:
 559         case CHIP_ID_YUKON_EX:
 560         case CHIP_ID_YUKON_SUPR:
 561                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 562
 563                 /* select page 3 to access LED control register */
 564                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 565
 566                 /* set LED Function Control register */
 567                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 568                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 569                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 570                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 571                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 572
 573                 /* set Blink Rate in LED Timer Control Register */
 574                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 575                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 576                 /* restore page register */
 577                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 578                 break;
 579
 580         default:
 581                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 582                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 583
 584                 /* turn off the Rx LED (LED_RX) */
 585                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 586         }
 587
 588         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 589                 /* apply fixes in PHY AFE */
 590                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 591
 592                 /* increase differential signal amplitude in 10BASE-T */
 593                 gm_phy_write(hw, port, 0x18, 0xaa99);
 594                 gm_phy_write(hw, port, 0x17, 0x2011);
 595
 596                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 597                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 598                         gm_phy_write(hw, port, 0x18, 0xa204);
 599                         gm_phy_write(hw, port, 0x17, 0x2002);
 600                 }
 601
 602                 /* set page register to 0 */
 603                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 604         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 605                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 606                 /* apply workaround for integrated resistors calibration */
 607                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 608                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 609         } else if (hw->chip_id == CHIP_ID_YUKON_OPT && hw->chip_rev == 0) {
 610                 /* apply fixes in PHY AFE */
 611                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0x00ff);
 612
 613                 /* apply RDAC termination workaround */
 614                 gm_phy_write(hw, port, 24, 0x2800);
 615                 gm_phy_write(hw, port, 23, 0x2001);
 616
 617                 /* set page register back to 0 */
 618                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 619         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 620                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 621                 /* no effect on Yukon-XL */
 622                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 623
 624                 if (!(sky2->flags & SKY2_FLAG_AUTO_SPEED) ||
 625                     sky2->speed == SPEED_100) {
 626                         /* turn on 100 Mbps LED (LED_LINK100) */
 627                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 628                 }
 629
 630                 if (ledover)
 631                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 632
 633         }
 634
 635         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 636         if (sky2->flags & SKY2_FLAG_AUTO_SPEED)
 637                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 638         else
 639                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 640 }
 641
 642 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 643 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 644
 645 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 646 {
 647         u32 reg1;
 648
 649         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 650         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 651         reg1 &= ~phy_power[port];
 652
 653         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 654                 reg1 |= coma_mode[port];
 655
 656         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 657         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 658         sky2_pci_read32(hw, PCI_DEV_REG1);
 659
 660         if (hw->chip_id == CHIP_ID_YUKON_FE)
 661                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_ANE);
 662         else if (hw->flags & SKY2_HW_ADV_POWER_CTL)
 663                 sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 664 }
 665
 666 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 667 {
 668         u32 reg1;
 669         u16 ctrl;
 670
 671         /* release GPHY Control reset */
 672         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 673
 674         /* release GMAC reset */
 675         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 676
 677         if (hw->flags & SKY2_HW_NEWER_PHY) {
 678                 /* select page 2 to access MAC control register */
 679                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 680
 681                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 682                 /* allow GMII Power Down */
 683                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 684                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 685
 686                 /* set page register back to 0 */
 687                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 688         }
 689
 690         /* setup General Purpose Control Register */
 691         gma_write16(hw, port, GM_GP_CTRL,
 692                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 |
 693                     GM_GPCR_AU_DUP_DIS | GM_GPCR_AU_FCT_DIS |
 694                     GM_GPCR_AU_SPD_DIS);
 695
 696         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 697                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 698                         /* select page 2 to access MAC control register */
 699                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 700
 701                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 702                         /* enable Power Down */
 703                         ctrl |= PHY_M_PC_POW_D_ENA;
 704                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 705
 706                         /* set page register back to 0 */
 707                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 708                 }
 709
 710                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 711                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 712         }
 713
 714         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 715         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 716         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 717         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 718         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 719 }
 720
 721 /* Force a renegotiation */
 722 static void sky2_phy_reinit(struct sky2_port *sky2)
 723 {
 724         spin_lock_bh(&sky2->phy_lock);
 725         sky2_phy_init(sky2->hw, sky2->port);
 726         spin_unlock_bh(&sky2->phy_lock);
 727 }
 728
 729 /* Put device in state to listen for Wake On Lan */
 730 static void sky2_wol_init(struct sky2_port *sky2)
 731 {
 732         struct sky2_hw *hw = sky2->hw;
 733         unsigned port = sky2->port;
 734         enum flow_control save_mode;
 735         u16 ctrl;
 736
 737         /* Bring hardware out of reset */
 738         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 739         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 740
 741         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 742         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 743
 744         /* Force to 10/100
 745          * sky2_reset will re-enable on resume
 746          */
 747         save_mode = sky2->flow_mode;
 748         ctrl = sky2->advertising;
 749
 750         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 751         sky2->flow_mode = FC_NONE;
 752
 753         spin_lock_bh(&sky2->phy_lock);
 754         sky2_phy_power_up(hw, port);
 755         sky2_phy_init(hw, port);
 756         spin_unlock_bh(&sky2->phy_lock);
 757
 758         sky2->flow_mode = save_mode;
 759         sky2->advertising = ctrl;
 760
 761         /* Set GMAC to no flow control and auto update for speed/duplex */
 762         gma_write16(hw, port, GM_GP_CTRL,
 763                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 764                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 765
 766         /* Set WOL address */
 767         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 768                     sky2->netdev->dev_addr, ETH_ALEN);
 769
 770         /* Turn on appropriate WOL control bits */
 771         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 772         ctrl = 0;
 773         if (sky2->wol & WAKE_PHY)
 774                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 775         else
 776                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 777
 778         if (sky2->wol & WAKE_MAGIC)
 779                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 780         else
 781                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;
 782
 783         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 784         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 785
 786         /* Disable PiG firmware */
 787         sky2_write16(hw, B0_CTST, Y2_HW_WOL_OFF);
 788
 789         /* block receiver */
 790         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 791 }
 792
 793 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 794 {
 795         struct net_device *dev = hw->dev[port];
 796
 797         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 798               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 799              hw->chip_id >= CHIP_ID_YUKON_FE_P) {
 800                 /* Yukon-Extreme B0 and further Extreme devices */
 801                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 802         } else if (dev->mtu > ETH_DATA_LEN) {
 803                 /* set Tx GMAC FIFO Almost Empty Threshold */
 804                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 805                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 806
 807                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 808         } else
 809                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 810 }
 811
 812 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 813 {
 814         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 815         u16 reg;
 816         u32 rx_reg;
 817         int i;
 818         const u8 *addr = hw->dev[port]->dev_addr;
 819
 820         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 821         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 822
 823         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 824
 825         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 826                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 827                 /* clear GMAC 1 Control reset */
 828                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 829                 do {
 830                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 831                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 832                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 833                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 834                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 835         }
 836
 837         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 838
 839         /* Enable Transmit FIFO Underrun */
 840         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 841
 842         spin_lock_bh(&sky2->phy_lock);
 843         sky2_phy_power_up(hw, port);
 844         sky2_phy_init(hw, port);
 845         spin_unlock_bh(&sky2->phy_lock);
 846
 847         /* MIB clear */
 848         reg = gma_read16(hw, port, GM_PHY_ADDR);
 849         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 850
 851         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 852                 gma_read16(hw, port, i);
 853         gma_write16(hw, port, GM_PHY_ADDR, reg);
 854
 855         /* transmit control */
 856         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 857
 858         /* receive control reg: unicast + multicast + no FCS  */
 859         gma_write16(hw, port, GM_RX_CTRL,
 860                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 861
 862         /* transmit flow control */
 863         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 864
 865         /* transmit parameter */
 866         gma_write16(hw, port, GM_TX_PARAM,
 867                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 868                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 869                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 870                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 871
 872         /* serial mode register */
 873         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 874                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 875
 876         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 877                 reg |= GM_SMOD_JUMBO_ENA;
 878
 879         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 880
 881         /* virtual address for data */
 882         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 883
 884         /* physical address: used for pause frames */
 885         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 886
 887         /* ignore counter overflows */
 888         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 889         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 890         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 891
 892         /* Configure Rx MAC FIFO */
 893         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 894         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 895         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 896             hw->chip_id == CHIP_ID_YUKON_FE_P)
 897                 rx_reg |= GMF_RX_OVER_ON;
 898
 899         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 900
 901         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 902                 /* Hardware errata - clear flush mask */
 903                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 904         } else {
 905                 /* Flush Rx MAC FIFO on any flow control or error */
 906                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 907         }
 908
 909         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 910         reg = RX_GMF_FL_THR_DEF + 1;
 911         /* Another magic mystery workaround from sk98lin */
 912         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 913             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 914                 reg = 0x178;
 915         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 916
 917         /* Configure Tx MAC FIFO */
 918         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 919         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 920
 921         /* On chips without ram buffer, pause is controled by MAC level */
 922         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 923                 /* Pause threshold is scaled by 8 in bytes */
 924                 if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 925                     hw->chip_rev == CHIP_REV_YU_FE2_A0)
 926                         reg = 1568 / 8;
 927                 else
 928                         reg = 1024 / 8;
 929                 sky2_write16(hw, SK_REG(port, RX_GMF_UP_THR), reg);
 930                 sky2_write16(hw, SK_REG(port, RX_GMF_LP_THR), 768 / 8);
 931
 932                 sky2_set_tx_stfwd(hw, port);
 933         }
 934
 935         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 936             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 937                 /* disable dynamic watermark */
 938                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 939                 reg &= ~TX_DYN_WM_ENA;
 940                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 941         }
 942 }
 943
 944 /* Assign Ram Buffer allocation to queue */
 945 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 946 {
 947         u32 end;
 948
 949         /* convert from K bytes to qwords used for hw register */
 950         start *= 1024/8;
 951         space *= 1024/8;
 952         end = start + space - 1;
 953
 954         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 955         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 956         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 957         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 958         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 959
 960         if (q == Q_R1 || q == Q_R2) {
 961                 u32 tp = space - space/4;
 962
 963                 /* On receive queue's set the thresholds
 964                  * give receiver priority when > 3/4 full
 965                  * send pause when down to 2K
 966                  */
 967                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 968                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 969
 970                 tp = space - 2048/8;
 971                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 972                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 973         } else {
 974                 /* Enable store & forward on Tx queue's because
 975                  * Tx FIFO is only 1K on Yukon
 976                  */
 977                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 978         }
 979
 980         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 981         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 982 }
 983
 984 /* Setup Bus Memory Interface */
 985 static void sky2_qset(struct sky2_hw *hw, u16 q)
 986 {
 987         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 988         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 989         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 990         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 991 }
 992
 993 /* Setup prefetch unit registers. This is the interface between
 994  * hardware and driver list elements
 995  */
 996 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 997                                dma_addr_t addr, u32 last)
 998 {
 999         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1000         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1001         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), upper_32_bits(addr));
1002         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), lower_32_bits(addr));
1003         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1004         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1005
1006         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1007 }
1008
1009 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2, u16 *slot)
1010 {
1011         struct sky2_tx_le *le = sky2->tx_le + *slot;
1012
1013         *slot = RING_NEXT(*slot, sky2->tx_ring_size);
1014         le->ctrl = 0;
1015         return le;
1016 }
1017
1018 static void tx_init(struct sky2_port *sky2)
1019 {
1020         struct sky2_tx_le *le;
1021
1022         sky2->tx_prod = sky2->tx_cons = 0;
1023         sky2->tx_tcpsum = 0;
1024         sky2->tx_last_mss = 0;
1025
1026         le = get_tx_le(sky2, &sky2->tx_prod);
1027         le->addr = 0;
1028         le->opcode = OP_ADDR64 | HW_OWNER;
1029         sky2->tx_last_upper = 0;
1030 }
1031
1032 /* Update chip's next pointer */
1033 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1034 {
1035         /* Make sure write' to descriptors are complete before we tell hardware */
1036         wmb();
1037         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1038
1039         /* Synchronize I/O on since next processor may write to tail */
1040         mmiowb();
1041 }
1042
1043
1044 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1045 {
1046         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1047         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1048         le->ctrl = 0;
1049         return le;
1050 }
1051
1052 static unsigned sky2_get_rx_threshold(struct sky2_port* sky2)
1053 {
1054         unsigned size;
1055
1056         /* Space needed for frame data + headers rounded up */
1057         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1058
1059         /* Stopping point for hardware truncation */
1060         return (size - 8) / sizeof(u32);
1061 }
1062
1063 static unsigned sky2_get_rx_data_size(struct sky2_port* sky2)
1064 {
1065         struct rx_ring_info *re;
1066         unsigned size;
1067
1068         /* Space needed for frame data + headers rounded up */
1069         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1070
1071         sky2->rx_nfrags = size >> PAGE_SHIFT;
1072         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1073
1074         /* Compute residue after pages */
1075         size -= sky2->rx_nfrags << PAGE_SHIFT;
1076
1077         /* Optimize to handle small packets and headers */
1078         if (size < copybreak)
1079                 size = copybreak;
1080         if (size < ETH_HLEN)
1081                 size = ETH_HLEN;
1082
1083         return size;
1084 }
1085
1086 /* Build description to hardware for one receive segment */
1087 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1088                         dma_addr_t map, unsigned len)
1089 {
1090         struct sky2_rx_le *le;
1091
1092         if (sizeof(dma_addr_t) > sizeof(u32)) {
1093                 le = sky2_next_rx(sky2);
1094                 le->addr = cpu_to_le32(upper_32_bits(map));
1095                 le->opcode = OP_ADDR64 | HW_OWNER;
1096         }
1097
1098         le = sky2_next_rx(sky2);
1099         le->addr = cpu_to_le32(lower_32_bits(map));
1100         le->length = cpu_to_le16(len);
1101         le->opcode = op | HW_OWNER;
1102 }
1103
1104 /* Build description to hardware for one possibly fragmented skb */
1105 static void sky2_rx_submit(struct sky2_port *sky2,
1106                            const struct rx_ring_info *re)
1107 {
1108         int i;
1109
1110         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1111
1112         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1113                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1114 }
1115
1116
1117 static int sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1118                             unsigned size)
1119 {
1120         struct sk_buff *skb = re->skb;
1121         int i;
1122
1123         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1124         if (pci_dma_mapping_error(pdev, re->data_addr))
1125                 goto mapping_error;
1126
1127         pci_unmap_len_set(re, data_size, size);
1128
1129         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1130                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1131
1132                 re->frag_addr[i] = pci_map_page(pdev, frag->page,
1133                                                 frag->page_offset,
1134                                                 frag->size,
1135                                                 PCI_DMA_FROMDEVICE);
1136
1137                 if (pci_dma_mapping_error(pdev, re->frag_addr[i]))
1138                         goto map_page_error;
1139         }
1140         return 0;
1141
1142 map_page_error:
1143         while (--i >= 0) {
1144                 pci_unmap_page(pdev, re->frag_addr[i],
1145                                skb_shinfo(skb)->frags[i].size,
1146                                PCI_DMA_FROMDEVICE);
1147         }
1148
1149         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1150                          PCI_DMA_FROMDEVICE);
1151
1152 mapping_error:
1153         if (net_ratelimit())
1154                 dev_warn(&pdev->dev, "%s: rx mapping error\n",
1155                          skb->dev->name);
1156         return -EIO;
1157 }
1158
1159 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1160 {
1161         struct sk_buff *skb = re->skb;
1162         int i;
1163
1164         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1165                          PCI_DMA_FROMDEVICE);
1166
1167         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1168                 pci_unmap_page(pdev, re->frag_addr[i],
1169                                skb_shinfo(skb)->frags[i].size,
1170                                PCI_DMA_FROMDEVICE);
1171 }
1172
1173 /* Tell chip where to start receive checksum.
1174  * Actually has two checksums, but set both same to avoid possible byte
1175  * order problems.
1176  */
1177 static void rx_set_checksum(struct sky2_port *sky2)
1178 {
1179         struct sky2_rx_le *le = sky2_next_rx(sky2);
1180
1181         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1182         le->ctrl = 0;
1183         le->opcode = OP_TCPSTART | HW_OWNER;
1184
1185         sky2_write32(sky2->hw,
1186                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1187                      (sky2->flags & SKY2_FLAG_RX_CHECKSUM)
1188                      ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1189 }
1190
1191 /*
1192  * The RX Stop command will not work for Yukon-2 if the BMU does not
1193  * reach the end of packet and since we can't make sure that we have
1194  * incoming data, we must reset the BMU while it is not doing a DMA
1195  * transfer. Since it is possible that the RX path is still active,
1196  * the RX RAM buffer will be stopped first, so any possible incoming
1197  * data will not trigger a DMA. After the RAM buffer is stopped, the
1198  * BMU is polled until any DMA in progress is ended and only then it
1199  * will be reset.
1200  */
1201 static void sky2_rx_stop(struct sky2_port *sky2)
1202 {
1203         struct sky2_hw *hw = sky2->hw;
1204         unsigned rxq = rxqaddr[sky2->port];
1205         int i;
1206
1207         /* disable the RAM Buffer receive queue */
1208         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1209
1210         for (i = 0; i < 0xffff; i++)
1211                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1212                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1213                         goto stopped;
1214
1215         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1216                sky2->netdev->name);
1217 stopped:
1218         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1219
1220         /* reset the Rx prefetch unit */
1221         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1222         mmiowb();
1223 }
1224
1225 /* Clean out receive buffer area, assumes receiver hardware stopped */
1226 static void sky2_rx_clean(struct sky2_port *sky2)
1227 {
1228         unsigned i;
1229
1230         memset(sky2->rx_le, 0, RX_LE_BYTES);
1231         for (i = 0; i < sky2->rx_pending; i++) {
1232                 struct rx_ring_info *re = sky2->rx_ring + i;
1233
1234                 if (re->skb) {
1235                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1236                         kfree_skb(re->skb);
1237                         re->skb = NULL;
1238                 }
1239         }
1240 }
1241
1242 /* Basic MII support */
1243 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1244 {
1245         struct mii_ioctl_data *data = if_mii(ifr);
1246         struct sky2_port *sky2 = netdev_priv(dev);
1247         struct sky2_hw *hw = sky2->hw;
1248         int err = -EOPNOTSUPP;
1249
1250         if (!netif_running(dev))
1251                 return -ENODEV; /* Phy still in reset */
1252
1253         switch (cmd) {
1254         case SIOCGMIIPHY:
1255                 data->phy_id = PHY_ADDR_MARV;
1256
1257                 /* fallthru */
1258         case SIOCGMIIREG: {
1259                 u16 val = 0;
1260
1261                 spin_lock_bh(&sky2->phy_lock);
1262                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1263                 spin_unlock_bh(&sky2->phy_lock);
1264
1265                 data->val_out = val;
1266                 break;
1267         }
1268
1269         case SIOCSMIIREG:
1270                 spin_lock_bh(&sky2->phy_lock);
1271                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1272                                    data->val_in);
1273                 spin_unlock_bh(&sky2->phy_lock);
1274                 break;
1275         }
1276         return err;
1277 }
1278
1279 #ifdef SKY2_VLAN_TAG_USED
1280 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1281 {
1282         if (onoff) {
1283                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1284                              RX_VLAN_STRIP_ON);
1285                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1286                              TX_VLAN_TAG_ON);
1287         } else {
1288                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1289                              RX_VLAN_STRIP_OFF);
1290                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1291                              TX_VLAN_TAG_OFF);
1292         }
1293 }
1294
1295 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1296 {
1297         struct sky2_port *sky2 = netdev_priv(dev);
1298         struct sky2_hw *hw = sky2->hw;
1299         u16 port = sky2->port;
1300
1301         netif_tx_lock_bh(dev);
1302         napi_disable(&hw->napi);
1303
1304         sky2->vlgrp = grp;
1305         sky2_set_vlan_mode(hw, port, grp != NULL);
1306
1307         sky2_read32(hw, B0_Y2_SP_LISR);
1308         napi_enable(&hw->napi);
1309         netif_tx_unlock_bh(dev);
1310 }
1311 #endif
1312
1313 /* Amount of required worst case padding in rx buffer */
1314 static inline unsigned sky2_rx_pad(const struct sky2_hw *hw)
1315 {
1316         return (hw->flags & SKY2_HW_RAM_BUFFER) ? 8 : 2;
1317 }
1318
1319 /*
1320  * Allocate an skb for receiving. If the MTU is large enough
1321  * make the skb non-linear with a fragment list of pages.
1322  */
1323 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1324 {
1325         struct sk_buff *skb;
1326         int i;
1327
1328         skb = netdev_alloc_skb(sky2->netdev,
1329                                sky2->rx_data_size + sky2_rx_pad(sky2->hw));
1330         if (!skb)
1331                 goto nomem;
1332
1333         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1334                 unsigned char *start;
1335                 /*
1336                  * Workaround for a bug in FIFO that cause hang
1337                  * if the FIFO if the receive buffer is not 64 byte aligned.
1338                  * The buffer returned from netdev_alloc_skb is
1339                  * aligned except if slab debugging is enabled.
1340                  */
1341                 start = PTR_ALIGN(skb->data, 8);
1342                 skb_reserve(skb, start - skb->data);
1343         } else
1344                 skb_reserve(skb, NET_IP_ALIGN);
1345
1346         for (i = 0; i < sky2->rx_nfrags; i++) {
1347                 struct page *page = alloc_page(GFP_ATOMIC);
1348
1349                 if (!page)
1350                         goto free_partial;
1351                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1352         }
1353
1354         return skb;
1355 free_partial:
1356         kfree_skb(skb);
1357 nomem:
1358         return NULL;
1359 }
1360
1361 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1362 {
1363         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1364 }
1365
1366 /*
1367  * Allocate and setup receiver buffer pool.
1368  * Normal case this ends up creating one list element for skb
1369  * in the receive ring. Worst case if using large MTU and each
1370  * allocation falls on a different 64 bit region, that results
1371  * in 6 list elements per ring entry.
1372  * One element is used for checksum enable/disable, and one
1373  * extra to avoid wrap.
1374  */
1375 static int sky2_rx_start(struct sky2_port *sky2)
1376 {
1377         struct sky2_hw *hw = sky2->hw;
1378         struct rx_ring_info *re;
1379         unsigned rxq = rxqaddr[sky2->port];
1380         unsigned i, thresh;
1381
1382         sky2->rx_put = sky2->rx_next = 0;
1383         sky2_qset(hw, rxq);
1384
1385         /* On PCI express lowering the watermark gives better performance */
1386         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1387                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1388
1389         /* These chips have no ram buffer?
1390          * MAC Rx RAM Read is controlled by hardware */
1391         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1392             (hw->chip_rev == CHIP_REV_YU_EC_U_A1 ||
1393              hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1394                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1395
1396         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1397
1398         if (!(hw->flags & SKY2_HW_NEW_LE))
1399                 rx_set_checksum(sky2);
1400
1401         sky2->rx_data_size = sky2_get_rx_data_size(sky2);
1402
1403         /* Fill Rx ring */
1404         for (i = 0; i < sky2->rx_pending; i++) {
1405                 re = sky2->rx_ring + i;
1406
1407                 re->skb = sky2_rx_alloc(sky2);
1408                 if (!re->skb)
1409                         goto nomem;
1410
1411                 if (sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size)) {
1412                         dev_kfree_skb(re->skb);
1413                         re->skb = NULL;
1414                         goto nomem;
1415                 }
1416
1417                 sky2_rx_submit(sky2, re);
1418         }
1419
1420         /*
1421          * The receiver hangs if it receives frames larger than the
1422          * packet buffer. As a workaround, truncate oversize frames, but
1423          * the register is limited to 9 bits, so if you do frames > 2052
1424          * you better get the MTU right!
1425          */
1426         thresh = sky2_get_rx_threshold(sky2);
1427         if (thresh > 0x1ff)
1428                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1429         else {
1430                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1431                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1432         }
1433
1434         /* Tell chip about available buffers */
1435         sky2_rx_update(sky2, rxq);
1436
1437         if (hw->chip_id == CHIP_ID_YUKON_EX ||
1438             hw->chip_id == CHIP_ID_YUKON_SUPR) {
1439                 /*
1440                  * Disable flushing of non ASF packets;
1441                  * must be done after initializing the BMUs;
1442                  * drivers without ASF support should do this too, otherwise
1443                  * it may happen that they cannot run on ASF devices;
1444                  * remember that the MAC FIFO isn't reset during initialization.
1445                  */
1446                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_MACSEC_FLUSH_OFF);
1447         }
1448
1449         if (hw->chip_id >= CHIP_ID_YUKON_SUPR) {
1450                 /* Enable RX Home Address & Routing Header checksum fix */
1451                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_FL_CTRL),
1452                              RX_IPV6_SA_MOB_ENA | RX_IPV6_DA_MOB_ENA);
1453
1454                 /* Enable TX Home Address & Routing Header checksum fix */
1455                 sky2_write32(hw, Q_ADDR(txqaddr[sky2->port], Q_TEST),
1456                              TBMU_TEST_HOME_ADD_FIX_EN | TBMU_TEST_ROUTING_ADD_FIX_EN);
1457         }
1458
1459
1460
1461         return 0;
1462 nomem:
1463         sky2_rx_clean(sky2);
1464         return -ENOMEM;
1465 }
1466
1467 static int sky2_alloc_buffers(struct sky2_port *sky2)
1468 {
1469         struct sky2_hw *hw = sky2->hw;
1470
1471         /* must be power of 2 */
1472         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1473                                            sky2->tx_ring_size *
1474                                            sizeof(struct sky2_tx_le),
1475                                            &sky2->tx_le_map);
1476         if (!sky2->tx_le)
1477                 goto nomem;
1478
1479         sky2->tx_ring = kcalloc(sky2->tx_ring_size, sizeof(struct tx_ring_info),
1480                                 GFP_KERNEL);
1481         if (!sky2->tx_ring)
1482                 goto nomem;
1483
1484         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1485                                            &sky2->rx_le_map);
1486         if (!sky2->rx_le)
1487                 goto nomem;
1488         memset(sky2->rx_le, 0, RX_LE_BYTES);
1489
1490         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1491                                 GFP_KERNEL);
1492         if (!sky2->rx_ring)
1493                 goto nomem;
1494
1495         return 0;
1496 nomem:
1497         return -ENOMEM;
1498 }
1499
1500 static void sky2_free_buffers(struct sky2_port *sky2)
1501 {
1502         struct sky2_hw *hw = sky2->hw;
1503
1504         if (sky2->rx_le) {
1505                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1506                                     sky2->rx_le, sky2->rx_le_map);
1507                 sky2->rx_le = NULL;
1508         }
1509         if (sky2->tx_le) {
1510                 pci_free_consistent(hw->pdev,
1511                                     sky2->tx_ring_size * sizeof(struct sky2_tx_le),
1512                                     sky2->tx_le, sky2->tx_le_map);
1513                 sky2->tx_le = NULL;
1514         }
1515         kfree(sky2->tx_ring);
1516         kfree(sky2->rx_ring);
1517
1518         sky2->tx_ring = NULL;
1519         sky2->rx_ring = NULL;
1520 }
1521
1522 /* Bring up network interface. */
1523 static int sky2_up(struct net_device *dev)
1524 {
1525         struct sky2_port *sky2 = netdev_priv(dev);
1526         struct sky2_hw *hw = sky2->hw;
1527         unsigned port = sky2->port;
1528         u32 imask, ramsize;
1529         int cap, err;
1530         struct net_device *otherdev = hw->dev[sky2->port^1];
1531
1532         /*
1533          * On dual port PCI-X card, there is an problem where status
1534          * can be received out of order due to split transactions
1535          */
1536         if (otherdev && netif_running(otherdev) &&
1537             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1538                 u16 cmd;
1539
1540                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1541                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1542                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1543
1544         }
1545
1546         netif_carrier_off(dev);
1547
1548         err = sky2_alloc_buffers(sky2);
1549         if (err)
1550                 goto err_out;
1551
1552         tx_init(sky2);
1553
1554         sky2_mac_init(hw, port);
1555
1556         /* Register is number of 4K blocks on internal RAM buffer. */
1557         ramsize = sky2_read8(hw, B2_E_0) * 4;
1558         if (ramsize > 0) {
1559                 u32 rxspace;
1560
1561                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1562                 if (ramsize < 16)
1563                         rxspace = ramsize / 2;
1564                 else
1565                         rxspace = 8 + (2*(ramsize - 16))/3;
1566
1567                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1568                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1569
1570                 /* Make sure SyncQ is disabled */
1571                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1572                             RB_RST_SET);
1573         }
1574
1575         sky2_qset(hw, txqaddr[port]);
1576
1577         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1578         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1579                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1580
1581         /* Set almost empty threshold */
1582         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1583             hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1584                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1585
1586         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1587                            sky2->tx_ring_size - 1);
1588
1589 #ifdef SKY2_VLAN_TAG_USED
1590         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1591 #endif
1592
1593         err = sky2_rx_start(sky2);
1594         if (err)
1595                 goto err_out;
1596
1597         /* Enable interrupts from phy/mac for port */
1598         imask = sky2_read32(hw, B0_IMSK);
1599         imask |= portirq_msk[port];
1600         sky2_write32(hw, B0_IMSK, imask);
1601         sky2_read32(hw, B0_IMSK);
1602
1603         if (netif_msg_ifup(sky2))
1604                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1605
1606         return 0;
1607
1608 err_out:
1609         sky2_free_buffers(sky2);
1610         return err;
1611 }
1612
1613 /* Modular subtraction in ring */
1614 static inline int tx_inuse(const struct sky2_port *sky2)
1615 {
1616         return (sky2->tx_prod - sky2->tx_cons) & (sky2->tx_ring_size - 1);
1617 }
1618
1619 /* Number of list elements available for next tx */
1620 static inline int tx_avail(const struct sky2_port *sky2)
1621 {
1622         return sky2->tx_pending - tx_inuse(sky2);
1623 }
1624
1625 /* Estimate of number of transmit list elements required */
1626 static unsigned tx_le_req(const struct sk_buff *skb)
1627 {
1628         unsigned count;
1629
1630         count = (skb_shinfo(skb)->nr_frags + 1)
1631                 * (sizeof(dma_addr_t) / sizeof(u32));
1632
1633         if (skb_is_gso(skb))
1634                 ++count;
1635         else if (sizeof(dma_addr_t) == sizeof(u32))
1636                 ++count;        /* possible vlan */
1637
1638         if (skb->ip_summed == CHECKSUM_PARTIAL)
1639                 ++count;
1640
1641         return count;
1642 }
1643
1644 static void sky2_tx_unmap(struct pci_dev *pdev, struct tx_ring_info *re)
1645 {
1646         if (re->flags & TX_MAP_SINGLE)
1647                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1648                                  pci_unmap_len(re, maplen),
1649                                  PCI_DMA_TODEVICE);
1650         else if (re->flags & TX_MAP_PAGE)
1651                 pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1652                                pci_unmap_len(re, maplen),
1653                                PCI_DMA_TODEVICE);
1654         re->flags = 0;
1655 }
1656
1657 /*
1658  * Put one packet in ring for transmit.
1659  * A single packet can generate multiple list elements, and
1660  * the number of ring elements will probably be less than the number
1661  * of list elements used.
1662  */
1663 static netdev_tx_t sky2_xmit_frame(struct sk_buff *skb,
1664                                    struct net_device *dev)
1665 {
1666         struct sky2_port *sky2 = netdev_priv(dev);
1667         struct sky2_hw *hw = sky2->hw;
1668         struct sky2_tx_le *le = NULL;
1669         struct tx_ring_info *re;
1670         unsigned i, len;
1671         dma_addr_t mapping;
1672         u32 upper;
1673         u16 slot;
1674         u16 mss;
1675         u8 ctrl;
1676
1677         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1678                 return NETDEV_TX_BUSY;
1679
1680         len = skb_headlen(skb);
1681         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1682
1683         if (pci_dma_mapping_error(hw->pdev, mapping))
1684                 goto mapping_error;
1685
1686         slot = sky2->tx_prod;
1687         if (unlikely(netif_msg_tx_queued(sky2)))
1688                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1689                        dev->name, slot, skb->len);
1690
1691         /* Send high bits if needed */
1692         upper = upper_32_bits(mapping);
1693         if (upper != sky2->tx_last_upper) {
1694                 le = get_tx_le(sky2, &slot);
1695                 le->addr = cpu_to_le32(upper);
1696                 sky2->tx_last_upper = upper;
1697                 le->opcode = OP_ADDR64 | HW_OWNER;
1698         }
1699
1700         /* Check for TCP Segmentation Offload */
1701         mss = skb_shinfo(skb)->gso_size;
1702         if (mss != 0) {
1703
1704                 if (!(hw->flags & SKY2_HW_NEW_LE))
1705                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1706
1707                 if (mss != sky2->tx_last_mss) {
1708                         le = get_tx_le(sky2, &slot);
1709                         le->addr = cpu_to_le32(mss);
1710
1711                         if (hw->flags & SKY2_HW_NEW_LE)
1712                                 le->opcode = OP_MSS | HW_OWNER;
1713                         else
1714                                 le->opcode = OP_LRGLEN | HW_OWNER;
1715                         sky2->tx_last_mss = mss;
1716                 }
1717         }
1718
1719         ctrl = 0;
1720 #ifdef SKY2_VLAN_TAG_USED
1721         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1722         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1723                 if (!le) {
1724                         le = get_tx_le(sky2, &slot);
1725                         le->addr = 0;
1726                         le->opcode = OP_VLAN|HW_OWNER;
1727                 } else
1728                         le->opcode |= OP_VLAN;
1729                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1730                 ctrl |= INS_VLAN;
1731         }
1732 #endif
1733
1734         /* Handle TCP checksum offload */
1735         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1736                 /* On Yukon EX (some versions) encoding change. */
1737                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1738                         ctrl |= CALSUM; /* auto checksum */
1739                 else {
1740                         const unsigned offset = skb_transport_offset(skb);
1741                         u32 tcpsum;
1742
1743                         tcpsum = offset << 16;                  /* sum start */
1744                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1745
1746                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1747                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1748                                 ctrl |= UDPTCP;
1749
1750                         if (tcpsum != sky2->tx_tcpsum) {
1751                                 sky2->tx_tcpsum = tcpsum;
1752
1753                                 le = get_tx_le(sky2, &slot);
1754                                 le->addr = cpu_to_le32(tcpsum);
1755                                 le->length = 0; /* initial checksum value */
1756                                 le->ctrl = 1;   /* one packet */
1757                                 le->opcode = OP_TCPLISW | HW_OWNER;
1758                         }
1759                 }
1760         }
1761
1762         re = sky2->tx_ring + slot;
1763         re->flags = TX_MAP_SINGLE;
1764         pci_unmap_addr_set(re, mapaddr, mapping);
1765         pci_unmap_len_set(re, maplen, len);
1766
1767         le = get_tx_le(sky2, &slot);
1768         le->addr = cpu_to_le32(lower_32_bits(mapping));
1769         le->length = cpu_to_le16(len);
1770         le->ctrl = ctrl;
1771         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1772
1773
1774         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1775                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1776
1777                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1778                                        frag->size, PCI_DMA_TODEVICE);
1779
1780                 if (pci_dma_mapping_error(hw->pdev, mapping))
1781                         goto mapping_unwind;
1782
1783                 upper = upper_32_bits(mapping);
1784                 if (upper != sky2->tx_last_upper) {
1785                         le = get_tx_le(sky2, &slot);
1786                         le->addr = cpu_to_le32(upper);
1787                         sky2->tx_last_upper = upper;
1788                         le->opcode = OP_ADDR64 | HW_OWNER;
1789                 }
1790
1791                 re = sky2->tx_ring + slot;
1792                 re->flags = TX_MAP_PAGE;
1793                 pci_unmap_addr_set(re, mapaddr, mapping);
1794                 pci_unmap_len_set(re, maplen, frag->size);
1795
1796                 le = get_tx_le(sky2, &slot);
1797                 le->addr = cpu_to_le32(lower_32_bits(mapping));
1798                 le->length = cpu_to_le16(frag->size);
1799                 le->ctrl = ctrl;
1800                 le->opcode = OP_BUFFER | HW_OWNER;
1801         }
1802
1803         re->skb = skb;
1804         le->ctrl |= EOP;
1805
1806         sky2->tx_prod = slot;
1807
1808         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1809                 netif_stop_queue(dev);
1810
1811         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1812
1813         return NETDEV_TX_OK;
1814
1815 mapping_unwind:
1816         for (i = sky2->tx_prod; i != slot; i = RING_NEXT(i, sky2->tx_ring_size)) {
1817                 re = sky2->tx_ring + i;
1818
1819                 sky2_tx_unmap(hw->pdev, re);
1820         }
1821
1822 mapping_error:
1823         if (net_ratelimit())
1824                 dev_warn(&hw->pdev->dev, "%s: tx mapping error\n", dev->name);
1825         dev_kfree_skb(skb);
1826         return NETDEV_TX_OK;
1827 }
1828
1829 /*
1830  * Free ring elements from starting at tx_cons until "done"
1831  *
1832  * NB:
1833  *  1. The hardware will tell us about partial completion of multi-part
1834  *     buffers so make sure not to free skb to early.
1835  *  2. This may run in parallel start_xmit because the it only
1836  *     looks at the tail of the queue of FIFO (tx_cons), not
1837  *     the head (tx_prod)
1838  */
1839 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1840 {
1841         struct net_device *dev = sky2->netdev;
1842         unsigned idx;
1843
1844         BUG_ON(done >= sky2->tx_ring_size);
1845
1846         for (idx = sky2->tx_cons; idx != done;
1847              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
1848                 struct tx_ring_info *re = sky2->tx_ring + idx;
1849                 struct sk_buff *skb = re->skb;
1850
1851                 sky2_tx_unmap(sky2->hw->pdev, re);
1852
1853                 if (skb) {
1854                         if (unlikely(netif_msg_tx_done(sky2)))
1855                                 printk(KERN_DEBUG "%s: tx done %u\n",
1856                                        dev->name, idx);
1857
1858                         dev->stats.tx_packets++;
1859                         dev->stats.tx_bytes += skb->len;
1860
1861                         re->skb = NULL;
1862                         dev_kfree_skb_any(skb);
1863
1864                         sky2->tx_next = RING_NEXT(idx, sky2->tx_ring_size);
1865                 }
1866         }
1867
1868         sky2->tx_cons = idx;
1869         smp_mb();
1870
1871         /* Wake unless it's detached, and called e.g. from sky2_down() */
1872         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4 && netif_device_present(dev))
1873                 netif_wake_queue(dev);
1874 }
1875
1876 static void sky2_tx_reset(struct sky2_hw *hw, unsigned port)
1877 {
1878         /* Disable Force Sync bit and Enable Alloc bit */
1879         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1880                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1881
1882         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1883         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1884         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1885
1886         /* Reset the PCI FIFO of the async Tx queue */
1887         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1888                      BMU_RST_SET | BMU_FIFO_RST);
1889
1890         /* Reset the Tx prefetch units */
1891         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1892                      PREF_UNIT_RST_SET);
1893
1894         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1895         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1896 }
1897
1898 /* Network shutdown */
1899 static int sky2_down(struct net_device *dev)
1900 {
1901         struct sky2_port *sky2 = netdev_priv(dev);
1902         struct sky2_hw *hw = sky2->hw;
1903         unsigned port = sky2->port;
1904         u16 ctrl;
1905         u32 imask;
1906
1907         /* Never really got started! */
1908         if (!sky2->tx_le)
1909                 return 0;
1910
1911         if (netif_msg_ifdown(sky2))
1912                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1913
1914         /* Force flow control off */
1915         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1916
1917         /* Stop transmitter */
1918         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1919         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1920
1921         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1922                      RB_RST_SET | RB_DIS_OP_MD);
1923
1924         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1925         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1926         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1927
1928         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1929
1930         /* Workaround shared GMAC reset */
1931         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 &&
1932               port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1933                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1934
1935         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1936
1937         /* Force any delayed status interrrupt and NAPI */
1938         sky2_write32(hw, STAT_LEV_TIMER_CNT, 0);
1939         sky2_write32(hw, STAT_TX_TIMER_CNT, 0);
1940         sky2_write32(hw, STAT_ISR_TIMER_CNT, 0);
1941         sky2_read8(hw, STAT_ISR_TIMER_CTRL);
1942
1943         sky2_rx_stop(sky2);
1944
1945         /* Disable port IRQ */
1946         imask = sky2_read32(hw, B0_IMSK);
1947         imask &= ~portirq_msk[port];
1948         sky2_write32(hw, B0_IMSK, imask);
1949         sky2_read32(hw, B0_IMSK);
1950
1951         synchronize_irq(hw->pdev->irq);
1952         napi_synchronize(&hw->napi);
1953
1954         spin_lock_bh(&sky2->phy_lock);
1955         sky2_phy_power_down(hw, port);
1956         spin_unlock_bh(&sky2->phy_lock);
1957
1958         sky2_tx_reset(hw, port);
1959
1960         /* Free any pending frames stuck in HW queue */
1961         sky2_tx_complete(sky2, sky2->tx_prod);
1962
1963         sky2_rx_clean(sky2);
1964
1965         sky2_free_buffers(sky2);
1966
1967         return 0;
1968 }
1969
1970 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1971 {
1972         if (hw->flags & SKY2_HW_FIBRE_PHY)
1973                 return SPEED_1000;
1974
1975         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1976                 if (aux & PHY_M_PS_SPEED_100)
1977                         return SPEED_100;
1978                 else
1979                         return SPEED_10;
1980         }
1981
1982         switch (aux & PHY_M_PS_SPEED_MSK) {
1983         case PHY_M_PS_SPEED_1000:
1984                 return SPEED_1000;
1985         case PHY_M_PS_SPEED_100:
1986                 return SPEED_100;
1987         default:
1988                 return SPEED_10;
1989         }
1990 }
1991
1992 static void sky2_link_up(struct sky2_port *sky2)
1993 {
1994         struct sky2_hw *hw = sky2->hw;
1995         unsigned port = sky2->port;
1996         u16 reg;
1997         static const char *fc_name[] = {
1998                 [FC_NONE]       = "none",
1999                 [FC_TX]         = "tx",
2000                 [FC_RX]         = "rx",
2001                 [FC_BOTH]       = "both",
2002         };
2003
2004         /* enable Rx/Tx */
2005         reg = gma_read16(hw, port, GM_GP_CTRL);
2006         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2007         gma_write16(hw, port, GM_GP_CTRL, reg);
2008
2009         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
2010
2011         netif_carrier_on(sky2->netdev);
2012
2013         mod_timer(&hw->watchdog_timer, jiffies + 1);
2014
2015         /* Turn on link LED */
2016         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
2017                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
2018
2019         if (netif_msg_link(sky2))
2020                 printk(KERN_INFO PFX
2021                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
2022                        sky2->netdev->name, sky2->speed,
2023                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
2024                        fc_name[sky2->flow_status]);
2025 }
2026
2027 static void sky2_link_down(struct sky2_port *sky2)
2028 {
2029         struct sky2_hw *hw = sky2->hw;
2030         unsigned port = sky2->port;
2031         u16 reg;
2032
2033         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2034
2035         reg = gma_read16(hw, port, GM_GP_CTRL);
2036         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2037         gma_write16(hw, port, GM_GP_CTRL, reg);
2038
2039         netif_carrier_off(sky2->netdev);
2040
2041         /* Turn off link LED */
2042         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
2043
2044         if (netif_msg_link(sky2))
2045                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
2046
2047         sky2_phy_init(hw, port);
2048 }
2049
2050 static enum flow_control sky2_flow(int rx, int tx)
2051 {
2052         if (rx)
2053                 return tx ? FC_BOTH : FC_RX;
2054         else
2055                 return tx ? FC_TX : FC_NONE;
2056 }
2057
2058 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2059 {
2060         struct sky2_hw *hw = sky2->hw;
2061         unsigned port = sky2->port;
2062         u16 advert, lpa;
2063
2064         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2065         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2066         if (lpa & PHY_M_AN_RF) {
2067                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2068                 return -1;
2069         }
2070
2071         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2072                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2073                        sky2->netdev->name);
2074                 return -1;
2075         }
2076
2077         sky2->speed = sky2_phy_speed(hw, aux);
2078         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2079
2080         /* Since the pause result bits seem to in different positions on
2081          * different chips. look at registers.
2082          */
2083         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2084                 /* Shift for bits in fiber PHY */
2085                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2086                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2087
2088                 if (advert & ADVERTISE_1000XPAUSE)
2089                         advert |= ADVERTISE_PAUSE_CAP;
2090                 if (advert & ADVERTISE_1000XPSE_ASYM)
2091                         advert |= ADVERTISE_PAUSE_ASYM;
2092                 if (lpa & LPA_1000XPAUSE)
2093                         lpa |= LPA_PAUSE_CAP;
2094                 if (lpa & LPA_1000XPAUSE_ASYM)
2095                         lpa |= LPA_PAUSE_ASYM;
2096         }
2097
2098         sky2->flow_status = FC_NONE;
2099         if (advert & ADVERTISE_PAUSE_CAP) {
2100                 if (lpa & LPA_PAUSE_CAP)
2101                         sky2->flow_status = FC_BOTH;
2102                 else if (advert & ADVERTISE_PAUSE_ASYM)
2103                         sky2->flow_status = FC_RX;
2104         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2105                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2106                         sky2->flow_status = FC_TX;
2107         }
2108
2109         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000 &&
2110             !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2111                 sky2->flow_status = FC_NONE;
2112
2113         if (sky2->flow_status & FC_TX)
2114                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2115         else
2116                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2117
2118         return 0;
2119 }
2120
2121 /* Interrupt from PHY */
2122 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2123 {
2124         struct net_device *dev = hw->dev[port];
2125         struct sky2_port *sky2 = netdev_priv(dev);
2126         u16 istatus, phystat;
2127
2128         if (!netif_running(dev))
2129                 return;
2130
2131         spin_lock(&sky2->phy_lock);
2132         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2133         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2134
2135         if (netif_msg_intr(sky2))
2136                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2137                        sky2->netdev->name, istatus, phystat);
2138
2139         if (istatus & PHY_M_IS_AN_COMPL) {
2140                 if (sky2_autoneg_done(sky2, phystat) == 0)
2141                         sky2_link_up(sky2);
2142                 goto out;
2143         }
2144
2145         if (istatus & PHY_M_IS_LSP_CHANGE)
2146                 sky2->speed = sky2_phy_speed(hw, phystat);
2147
2148         if (istatus & PHY_M_IS_DUP_CHANGE)
2149                 sky2->duplex =
2150                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2151
2152         if (istatus & PHY_M_IS_LST_CHANGE) {
2153                 if (phystat & PHY_M_PS_LINK_UP)
2154                         sky2_link_up(sky2);
2155                 else
2156                         sky2_link_down(sky2);
2157         }
2158 out:
2159         spin_unlock(&sky2->phy_lock);
2160 }
2161
2162 /* Special quick link interrupt (Yukon-2 Optima only) */
2163 static void sky2_qlink_intr(struct sky2_hw *hw)
2164 {
2165         struct sky2_port *sky2 = netdev_priv(hw->dev[0]);
2166         u32 imask;
2167         u16 phy;
2168
2169         /* disable irq */
2170         imask = sky2_read32(hw, B0_IMSK);
2171         imask &= ~Y2_IS_PHY_QLNK;
2172         sky2_write32(hw, B0_IMSK, imask);
2173
2174         /* reset PHY Link Detect */
2175         phy = sky2_pci_read16(hw, PSM_CONFIG_REG4);
2176         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2177         sky2_pci_write16(hw, PSM_CONFIG_REG4, phy | 1);
2178         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2179
2180         sky2_link_up(sky2);
2181 }
2182
2183 /* Transmit timeout is only called if we are running, carrier is up
2184  * and tx queue is full (stopped).
2185  */
2186 static void sky2_tx_timeout(struct net_device *dev)
2187 {
2188         struct sky2_port *sky2 = netdev_priv(dev);
2189         struct sky2_hw *hw = sky2->hw;
2190
2191         if (netif_msg_timer(sky2))
2192                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2193
2194         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2195                dev->name, sky2->tx_cons, sky2->tx_prod,
2196                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2197                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2198
2199         /* can't restart safely under softirq */
2200         schedule_work(&hw->restart_work);
2201 }
2202
2203 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2204 {
2205         struct sky2_port *sky2 = netdev_priv(dev);
2206         struct sky2_hw *hw = sky2->hw;
2207         unsigned port = sky2->port;
2208         int err;
2209         u16 ctl, mode;
2210         u32 imask;
2211
2212         /* MTU size outside the spec */
2213         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2214                 return -EINVAL;
2215
2216         /* MTU > 1500 on yukon FE and FE+ not allowed */
2217         if (new_mtu > ETH_DATA_LEN &&
2218             (hw->chip_id == CHIP_ID_YUKON_FE ||
2219              hw->chip_id == CHIP_ID_YUKON_FE_P))
2220                 return -EINVAL;
2221
2222         /* TSO, etc on Yukon Ultra and MTU > 1500 not supported */
2223         if (new_mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U)
2224                 dev->features &= ~(NETIF_F_TSO|NETIF_F_SG|NETIF_F_ALL_CSUM);
2225
2226         if (!netif_running(dev)) {
2227                 dev->mtu = new_mtu;
2228                 return 0;
2229         }
2230
2231         imask = sky2_read32(hw, B0_IMSK);
2232         sky2_write32(hw, B0_IMSK, 0);
2233
2234         dev->trans_start = jiffies;     /* prevent tx timeout */
2235         netif_stop_queue(dev);
2236         napi_disable(&hw->napi);
2237
2238         synchronize_irq(hw->pdev->irq);
2239
2240         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2241                 sky2_set_tx_stfwd(hw, port);
2242
2243         ctl = gma_read16(hw, port, GM_GP_CTRL);
2244         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2245         sky2_rx_stop(sky2);
2246         sky2_rx_clean(sky2);
2247
2248         dev->mtu = new_mtu;
2249
2250         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2251                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2252
2253         if (dev->mtu > ETH_DATA_LEN)
2254                 mode |= GM_SMOD_JUMBO_ENA;
2255
2256         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2257
2258         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2259
2260         err = sky2_rx_start(sky2);
2261         sky2_write32(hw, B0_IMSK, imask);
2262
2263         sky2_read32(hw, B0_Y2_SP_LISR);
2264         napi_enable(&hw->napi);
2265
2266         if (err)
2267                 dev_close(dev);
2268         else {
2269                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2270
2271                 netif_wake_queue(dev);
2272         }
2273
2274         return err;
2275 }
2276
2277 /* For small just reuse existing skb for next receive */
2278 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2279                                     const struct rx_ring_info *re,
2280                                     unsigned length)
2281 {
2282         struct sk_buff *skb;
2283
2284         skb = netdev_alloc_skb_ip_align(sky2->netdev, length);
2285         if (likely(skb)) {
2286                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2287                                             length, PCI_DMA_FROMDEVICE);
2288                 skb_copy_from_linear_data(re->skb, skb->data, length);
2289                 skb->ip_summed = re->skb->ip_summed;
2290                 skb->csum = re->skb->csum;
2291                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2292                                                length, PCI_DMA_FROMDEVICE);
2293                 re->skb->ip_summed = CHECKSUM_NONE;
2294                 skb_put(skb, length);
2295         }
2296         return skb;
2297 }
2298
2299 /* Adjust length of skb with fragments to match received data */
2300 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2301                           unsigned int length)
2302 {
2303         int i, num_frags;
2304         unsigned int size;
2305
2306         /* put header into skb */
2307         size = min(length, hdr_space);
2308         skb->tail += size;
2309         skb->len += size;
2310         length -= size;
2311
2312         num_frags = skb_shinfo(skb)->nr_frags;
2313         for (i = 0; i < num_frags; i++) {
2314                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2315
2316                 if (length == 0) {
2317                         /* don't need this page */
2318                         __free_page(frag->page);
2319                         --skb_shinfo(skb)->nr_frags;
2320                 } else {
2321                         size = min(length, (unsigned) PAGE_SIZE);
2322
2323                         frag->size = size;
2324                         skb->data_len += size;
2325                         skb->truesize += size;
2326                         skb->len += size;
2327                         length -= size;
2328                 }
2329         }
2330 }
2331
2332 /* Normal packet - take skb from ring element and put in a new one  */
2333 static struct sk_buff *receive_new(struct sky2_port *sky2,
2334                                    struct rx_ring_info *re,
2335                                    unsigned int length)
2336 {
2337         struct sk_buff *skb;
2338         struct rx_ring_info nre;
2339         unsigned hdr_space = sky2->rx_data_size;
2340
2341         nre.skb = sky2_rx_alloc(sky2);
2342         if (unlikely(!nre.skb))
2343                 goto nobuf;
2344
2345         if (sky2_rx_map_skb(sky2->hw->pdev, &nre, hdr_space))
2346                 goto nomap;
2347
2348         skb = re->skb;
2349         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2350         prefetch(skb->data);
2351         *re = nre;
2352
2353         if (skb_shinfo(skb)->nr_frags)
2354                 skb_put_frags(skb, hdr_space, length);
2355         else
2356                 skb_put(skb, length);
2357         return skb;
2358
2359 nomap:
2360         dev_kfree_skb(nre.skb);
2361 nobuf:
2362         return NULL;
2363 }
2364
2365 /*
2366  * Receive one packet.
2367  * For larger packets, get new buffer.
2368  */
2369 static struct sk_buff *sky2_receive(struct net_device *dev,
2370                                     u16 length, u32 status)
2371 {
2372         struct sky2_port *sky2 = netdev_priv(dev);
2373         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2374         struct sk_buff *skb = NULL;
2375         u16 count = (status & GMR_FS_LEN) >> 16;
2376
2377 #ifdef SKY2_VLAN_TAG_USED
2378         /* Account for vlan tag */
2379         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2380                 count -= VLAN_HLEN;
2381 #endif
2382
2383         if (unlikely(netif_msg_rx_status(sky2)))
2384                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2385                        dev->name, sky2->rx_next, status, length);
2386
2387         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2388         prefetch(sky2->rx_ring + sky2->rx_next);
2389
2390         /* This chip has hardware problems that generates bogus status.
2391          * So do only marginal checking and expect higher level protocols
2392          * to handle crap frames.
2393          */
2394         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2395             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2396             length != count)
2397                 goto okay;
2398
2399         if (status & GMR_FS_ANY_ERR)
2400                 goto error;
2401
2402         if (!(status & GMR_FS_RX_OK))
2403                 goto resubmit;
2404
2405         /* if length reported by DMA does not match PHY, packet was truncated */
2406         if (length != count)
2407                 goto len_error;
2408
2409 okay:
2410         if (length < copybreak)
2411                 skb = receive_copy(sky2, re, length);
2412         else
2413                 skb = receive_new(sky2, re, length);
2414
2415         dev->stats.rx_dropped += (skb == NULL);
2416
2417 resubmit:
2418         sky2_rx_submit(sky2, re);
2419
2420         return skb;
2421
2422 len_error:
2423         /* Truncation of overlength packets
2424            causes PHY length to not match MAC length */
2425         ++dev->stats.rx_length_errors;
2426         if (netif_msg_rx_err(sky2) && net_ratelimit())
2427                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2428                         dev->name, status, length);
2429         goto resubmit;
2430
2431 error:
2432         ++dev->stats.rx_errors;
2433         if (status & GMR_FS_RX_FF_OV) {
2434                 dev->stats.rx_over_errors++;
2435                 goto resubmit;
2436         }
2437
2438         if (netif_msg_rx_err(sky2) && net_ratelimit())
2439                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2440                        dev->name, status, length);
2441
2442         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2443                 dev->stats.rx_length_errors++;
2444         if (status & GMR_FS_FRAGMENT)
2445                 dev->stats.rx_frame_errors++;
2446         if (status & GMR_FS_CRC_ERR)
2447                 dev->stats.rx_crc_errors++;
2448
2449         goto resubmit;
2450 }
2451
2452 /* Transmit complete */
2453 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2454 {
2455         struct sky2_port *sky2 = netdev_priv(dev);
2456
2457         if (netif_running(dev))
2458                 sky2_tx_complete(sky2, last);
2459 }
2460
2461 static inline void sky2_skb_rx(const struct sky2_port *sky2,
2462                                u32 status, struct sk_buff *skb)
2463 {
2464 #ifdef SKY2_VLAN_TAG_USED
2465         u16 vlan_tag = be16_to_cpu(sky2->rx_tag);
2466         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2467                 if (skb->ip_summed == CHECKSUM_NONE)
2468                         vlan_hwaccel_receive_skb(skb, sky2->vlgrp, vlan_tag);
2469                 else
2470                         vlan_gro_receive(&sky2->hw->napi, sky2->vlgrp,
2471                                          vlan_tag, skb);
2472                 return;
2473         }
2474 #endif
2475         if (skb->ip_summed == CHECKSUM_NONE)
2476                 netif_receive_skb(skb);
2477         else
2478                 napi_gro_receive(&sky2->hw->napi, skb);
2479 }
2480
2481 static inline void sky2_rx_done(struct sky2_hw *hw, unsigned port,
2482                                 unsigned packets, unsigned bytes)
2483 {
2484         if (packets) {
2485                 struct net_device *dev = hw->dev[port];
2486
2487                 dev->stats.rx_packets += packets;
2488                 dev->stats.rx_bytes += bytes;
2489                 dev->last_rx = jiffies;
2490                 sky2_rx_update(netdev_priv(dev), rxqaddr[port]);
2491         }
2492 }
2493
2494 static void sky2_rx_checksum(struct sky2_port *sky2, u32 status)
2495 {
2496         /* If this happens then driver assuming wrong format for chip type */
2497         BUG_ON(sky2->hw->flags & SKY2_HW_NEW_LE);
2498
2499         /* Both checksum counters are programmed to start at
2500          * the same offset, so unless there is a problem they
2501          * should match. This failure is an early indication that
2502          * hardware receive checksumming won't work.
2503          */
2504         if (likely((u16)(status >> 16) == (u16)status)) {
2505                 struct sk_buff *skb = sky2->rx_ring[sky2->rx_next].skb;
2506                 skb->ip_summed = CHECKSUM_COMPLETE;
2507                 skb->csum = le16_to_cpu(status);
2508         } else {
2509                 dev_notice(&sky2->hw->pdev->dev,
2510                            "%s: receive checksum problem (status = %#x)\n",
2511                            sky2->netdev->name, status);
2512
2513                 /* Disable checksum offload */
2514                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
2515                 sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2516                              BMU_DIS_RX_CHKSUM);
2517         }
2518 }
2519
2520 /* Process status response ring */
2521 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2522 {
2523         int work_done = 0;
2524         unsigned int total_bytes[2] = { 0 };
2525         unsigned int total_packets[2] = { 0 };
2526
2527         rmb();
2528         do {
2529                 struct sky2_port *sky2;
2530                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2531                 unsigned port;
2532                 struct net_device *dev;
2533                 struct sk_buff *skb;
2534                 u32 status;
2535                 u16 length;
2536                 u8 opcode = le->opcode;
2537
2538                 if (!(opcode & HW_OWNER))
2539                         break;
2540
2541                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2542
2543                 port = le->css & CSS_LINK_BIT;
2544                 dev = hw->dev[port];
2545                 sky2 = netdev_priv(dev);
2546                 length = le16_to_cpu(le->length);
2547                 status = le32_to_cpu(le->status);
2548
2549                 le->opcode = 0;
2550                 switch (opcode & ~HW_OWNER) {
2551                 case OP_RXSTAT:
2552                         total_packets[port]++;
2553                         total_bytes[port] += length;
2554
2555                         skb = sky2_receive(dev, length, status);
2556                         if (!skb)
2557                                 break;
2558
2559                         /* This chip reports checksum status differently */
2560                         if (hw->flags & SKY2_HW_NEW_LE) {
2561                                 if ((sky2->flags & SKY2_FLAG_RX_CHECKSUM) &&
2562                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2563                                     (le->css & CSS_TCPUDPCSOK))
2564                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2565                                 else
2566                                         skb->ip_summed = CHECKSUM_NONE;
2567                         }
2568
2569                         skb->protocol = eth_type_trans(skb, dev);
2570
2571                         sky2_skb_rx(sky2, status, skb);
2572
2573                         /* Stop after net poll weight */
2574                         if (++work_done >= to_do)
2575                                 goto exit_loop;
2576                         break;
2577
2578 #ifdef SKY2_VLAN_TAG_USED
2579                 case OP_RXVLAN:
2580                         sky2->rx_tag = length;
2581                         break;
2582
2583                 case OP_RXCHKSVLAN:
2584                         sky2->rx_tag = length;
2585                         /* fall through */
2586 #endif
2587                 case OP_RXCHKS:
2588                         if (likely(sky2->flags & SKY2_FLAG_RX_CHECKSUM))
2589                                 sky2_rx_checksum(sky2, status);
2590                         break;
2591
2592                 case OP_TXINDEXLE:
2593                         /* TX index reports status for both ports */
2594                         sky2_tx_done(hw->dev[0], status & 0xfff);
2595                         if (hw->dev[1])
2596                                 sky2_tx_done(hw->dev[1],
2597                                      ((status >> 24) & 0xff)
2598                                              | (u16)(length & 0xf) << 8);
2599                         break;
2600
2601                 default:
2602                         if (net_ratelimit())
2603                                 printk(KERN_WARNING PFX
2604                                        "unknown status opcode 0x%x\n", opcode);
2605                 }
2606         } while (hw->st_idx != idx);
2607
2608         /* Fully processed status ring so clear irq */
2609         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2610
2611 exit_loop:
2612         sky2_rx_done(hw, 0, total_packets[0], total_bytes[0]);
2613         sky2_rx_done(hw, 1, total_packets[1], total_bytes[1]);
2614
2615         return work_done;
2616 }
2617
2618 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2619 {
2620         struct net_device *dev = hw->dev[port];
2621
2622         if (net_ratelimit())
2623                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2624                        dev->name, status);
2625
2626         if (status & Y2_IS_PAR_RD1) {
2627                 if (net_ratelimit())
2628                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2629                                dev->name);
2630                 /* Clear IRQ */
2631                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2632         }
2633
2634         if (status & Y2_IS_PAR_WR1) {
2635                 if (net_ratelimit())
2636                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2637                                dev->name);
2638
2639                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2640         }
2641
2642         if (status & Y2_IS_PAR_MAC1) {
2643                 if (net_ratelimit())
2644                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2645                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2646         }
2647
2648         if (status & Y2_IS_PAR_RX1) {
2649                 if (net_ratelimit())
2650                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2651                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2652         }
2653
2654         if (status & Y2_IS_TCP_TXA1) {
2655                 if (net_ratelimit())
2656                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2657                                dev->name);
2658                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2659         }
2660 }
2661
2662 static void sky2_hw_intr(struct sky2_hw *hw)
2663 {
2664         struct pci_dev *pdev = hw->pdev;
2665         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2666         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2667
2668         status &= hwmsk;
2669
2670         if (status & Y2_IS_TIST_OV)
2671                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2672
2673         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2674                 u16 pci_err;
2675
2676                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2677                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2678                 if (net_ratelimit())
2679                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2680                                 pci_err);
2681
2682                 sky2_pci_write16(hw, PCI_STATUS,
2683                                       pci_err | PCI_STATUS_ERROR_BITS);
2684                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2685         }
2686
2687         if (status & Y2_IS_PCI_EXP) {
2688                 /* PCI-Express uncorrectable Error occurred */
2689                 u32 err;
2690
2691                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2692                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2693                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2694                              0xfffffffful);
2695                 if (net_ratelimit())
2696                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2697
2698                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2699                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2700         }
2701
2702         if (status & Y2_HWE_L1_MASK)
2703                 sky2_hw_error(hw, 0, status);
2704         status >>= 8;
2705         if (status & Y2_HWE_L1_MASK)
2706                 sky2_hw_error(hw, 1, status);
2707 }
2708
2709 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2710 {
2711         struct net_device *dev = hw->dev[port];
2712         struct sky2_port *sky2 = netdev_priv(dev);
2713         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2714
2715         if (netif_msg_intr(sky2))
2716                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2717                        dev->name, status);
2718
2719         if (status & GM_IS_RX_CO_OV)
2720                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2721
2722         if (status & GM_IS_TX_CO_OV)
2723                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2724
2725         if (status & GM_IS_RX_FF_OR) {
2726                 ++dev->stats.rx_fifo_errors;
2727                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2728         }
2729
2730         if (status & GM_IS_TX_FF_UR) {
2731                 ++dev->stats.tx_fifo_errors;
2732                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2733         }
2734 }
2735
2736 /* This should never happen it is a bug. */
2737 static void sky2_le_error(struct sky2_hw *hw, unsigned port, u16 q)
2738 {
2739         struct net_device *dev = hw->dev[port];
2740         u16 idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2741
2742         dev_err(&hw->pdev->dev, PFX
2743                 "%s: descriptor error q=%#x get=%u put=%u\n",
2744                 dev->name, (unsigned) q, (unsigned) idx,
2745                 (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2746
2747         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2748 }
2749
2750 static int sky2_rx_hung(struct net_device *dev)
2751 {
2752         struct sky2_port *sky2 = netdev_priv(dev);
2753         struct sky2_hw *hw = sky2->hw;
2754         unsigned port = sky2->port;
2755         unsigned rxq = rxqaddr[port];
2756         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2757         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2758         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2759         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2760
2761         /* If idle and MAC or PCI is stuck */
2762         if (sky2->check.last == dev->last_rx &&
2763             ((mac_rp == sky2->check.mac_rp &&
2764               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2765              /* Check if the PCI RX hang */
2766              (fifo_rp == sky2->check.fifo_rp &&
2767               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2768                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2769                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2770                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2771                 return 1;
2772         } else {
2773                 sky2->check.last = dev->last_rx;
2774                 sky2->check.mac_rp = mac_rp;
2775                 sky2->check.mac_lev = mac_lev;
2776                 sky2->check.fifo_rp = fifo_rp;
2777                 sky2->check.fifo_lev = fifo_lev;
2778                 return 0;
2779         }
2780 }
2781
2782 static void sky2_watchdog(unsigned long arg)
2783 {
2784         struct sky2_hw *hw = (struct sky2_hw *) arg;
2785
2786         /* Check for lost IRQ once a second */
2787         if (sky2_read32(hw, B0_ISRC)) {
2788                 napi_schedule(&hw->napi);
2789         } else {
2790                 int i, active = 0;
2791
2792                 for (i = 0; i < hw->ports; i++) {
2793                         struct net_device *dev = hw->dev[i];
2794                         if (!netif_running(dev))
2795                                 continue;
2796                         ++active;
2797
2798                         /* For chips with Rx FIFO, check if stuck */
2799                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2800                              sky2_rx_hung(dev)) {
2801                                 pr_info(PFX "%s: receiver hang detected\n",
2802                                         dev->name);
2803                                 schedule_work(&hw->restart_work);
2804                                 return;
2805                         }
2806                 }
2807
2808                 if (active == 0)
2809                         return;
2810         }
2811
2812         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2813 }
2814
2815 /* Hardware/software error handling */
2816 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2817 {
2818         if (net_ratelimit())
2819                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2820
2821         if (status & Y2_IS_HW_ERR)
2822                 sky2_hw_intr(hw);
2823
2824         if (status & Y2_IS_IRQ_MAC1)
2825                 sky2_mac_intr(hw, 0);
2826
2827         if (status & Y2_IS_IRQ_MAC2)
2828                 sky2_mac_intr(hw, 1);
2829
2830         if (status & Y2_IS_CHK_RX1)
2831                 sky2_le_error(hw, 0, Q_R1);
2832
2833         if (status & Y2_IS_CHK_RX2)
2834                 sky2_le_error(hw, 1, Q_R2);
2835
2836         if (status & Y2_IS_CHK_TXA1)
2837                 sky2_le_error(hw, 0, Q_XA1);
2838
2839         if (status & Y2_IS_CHK_TXA2)
2840                 sky2_le_error(hw, 1, Q_XA2);
2841 }
2842
2843 static int sky2_poll(struct napi_struct *napi, int work_limit)
2844 {
2845         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2846         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2847         int work_done = 0;
2848         u16 idx;
2849
2850         if (unlikely(status & Y2_IS_ERROR))
2851                 sky2_err_intr(hw, status);
2852
2853         if (status & Y2_IS_IRQ_PHY1)
2854                 sky2_phy_intr(hw, 0);
2855
2856         if (status & Y2_IS_IRQ_PHY2)
2857                 sky2_phy_intr(hw, 1);
2858
2859         if (status & Y2_IS_PHY_QLNK)
2860                 sky2_qlink_intr(hw);
2861
2862         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2863                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2864
2865                 if (work_done >= work_limit)
2866                         goto done;
2867         }
2868
2869         napi_complete(napi);
2870         sky2_read32(hw, B0_Y2_SP_LISR);
2871 done:
2872
2873         return work_done;
2874 }
2875
2876 static irqreturn_t sky2_intr(int irq, void *dev_id)
2877 {
2878         struct sky2_hw *hw = dev_id;
2879         u32 status;
2880
2881         /* Reading this mask interrupts as side effect */
2882         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2883         if (status == 0 || status == ~0)
2884                 return IRQ_NONE;
2885
2886         prefetch(&hw->st_le[hw->st_idx]);
2887
2888         napi_schedule(&hw->napi);
2889
2890         return IRQ_HANDLED;
2891 }
2892
2893 #ifdef CONFIG_NET_POLL_CONTROLLER
2894 static void sky2_netpoll(struct net_device *dev)
2895 {
2896         struct sky2_port *sky2 = netdev_priv(dev);
2897
2898         napi_schedule(&sky2->hw->napi);
2899 }
2900 #endif
2901
2902 /* Chip internal frequency for clock calculations */
2903 static u32 sky2_mhz(const struct sky2_hw *hw)
2904 {
2905         switch (hw->chip_id) {
2906         case CHIP_ID_YUKON_EC:
2907         case CHIP_ID_YUKON_EC_U:
2908         case CHIP_ID_YUKON_EX:
2909         case CHIP_ID_YUKON_SUPR:
2910         case CHIP_ID_YUKON_UL_2:
2911         case CHIP_ID_YUKON_OPT:
2912                 return 125;
2913
2914         case CHIP_ID_YUKON_FE:
2915                 return 100;
2916
2917         case CHIP_ID_YUKON_FE_P:
2918                 return 50;
2919
2920         case CHIP_ID_YUKON_XL:
2921                 return 156;
2922
2923         default:
2924                 BUG();
2925         }
2926 }
2927
2928 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2929 {
2930         return sky2_mhz(hw) * us;
2931 }
2932
2933 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2934 {
2935         return clk / sky2_mhz(hw);
2936 }
2937
2938
2939 static int __devinit sky2_init(struct sky2_hw *hw)
2940 {
2941         u8 t8;
2942
2943         /* Enable all clocks and check for bad PCI access */
2944         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2945
2946         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2947
2948         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2949         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2950
2951         switch(hw->chip_id) {
2952         case CHIP_ID_YUKON_XL:
2953                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2954                 break;
2955
2956         case CHIP_ID_YUKON_EC_U:
2957                 hw->flags = SKY2_HW_GIGABIT
2958                         | SKY2_HW_NEWER_PHY
2959                         | SKY2_HW_ADV_POWER_CTL;
2960                 break;
2961
2962         case CHIP_ID_YUKON_EX:
2963                 hw->flags = SKY2_HW_GIGABIT
2964                         | SKY2_HW_NEWER_PHY
2965                         | SKY2_HW_NEW_LE
2966                         | SKY2_HW_ADV_POWER_CTL;
2967
2968                 /* New transmit checksum */
2969                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2970                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2971                 break;
2972
2973         case CHIP_ID_YUKON_EC:
2974                 /* This rev is really old, and requires untested workarounds */
2975                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2976                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2977                         return -EOPNOTSUPP;
2978                 }
2979                 hw->flags = SKY2_HW_GIGABIT;
2980                 break;
2981
2982         case CHIP_ID_YUKON_FE:
2983                 break;
2984
2985         case CHIP_ID_YUKON_FE_P:
2986                 hw->flags = SKY2_HW_NEWER_PHY
2987                         | SKY2_HW_NEW_LE
2988                         | SKY2_HW_AUTO_TX_SUM
2989                         | SKY2_HW_ADV_POWER_CTL;
2990                 break;
2991
2992         case CHIP_ID_YUKON_SUPR:
2993                 hw->flags = SKY2_HW_GIGABIT
2994                         | SKY2_HW_NEWER_PHY
2995                         | SKY2_HW_NEW_LE
2996                         | SKY2_HW_AUTO_TX_SUM
2997                         | SKY2_HW_ADV_POWER_CTL;
2998                 break;
2999
3000         case CHIP_ID_YUKON_UL_2:
3001                 hw->flags = SKY2_HW_GIGABIT
3002                         | SKY2_HW_ADV_POWER_CTL;
3003                 break;
3004
3005         case CHIP_ID_YUKON_OPT:
3006                 hw->flags = SKY2_HW_GIGABIT
3007                         | SKY2_HW_NEW_LE
3008                         | SKY2_HW_ADV_POWER_CTL;
3009                 break;
3010
3011         default:
3012                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3013                         hw->chip_id);
3014                 return -EOPNOTSUPP;
3015         }
3016
3017         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
3018         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
3019                 hw->flags |= SKY2_HW_FIBRE_PHY;
3020
3021         hw->ports = 1;
3022         t8 = sky2_read8(hw, B2_Y2_HW_RES);
3023         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
3024                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
3025                         ++hw->ports;
3026         }
3027
3028         if (sky2_read8(hw, B2_E_0))
3029                 hw->flags |= SKY2_HW_RAM_BUFFER;
3030
3031         return 0;
3032 }
3033
3034 static void sky2_reset(struct sky2_hw *hw)
3035 {
3036         struct pci_dev *pdev = hw->pdev;
3037         u16 status;
3038         int i, cap;
3039         u32 hwe_mask = Y2_HWE_ALL_MASK;
3040
3041         /* disable ASF */
3042         if (hw->chip_id == CHIP_ID_YUKON_EX
3043             || hw->chip_id == CHIP_ID_YUKON_SUPR) {
3044                 sky2_write32(hw, CPU_WDOG, 0);
3045                 status = sky2_read16(hw, HCU_CCSR);
3046                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
3047                             HCU_CCSR_UC_STATE_MSK);
3048                 /*
3049                  * CPU clock divider shouldn't be used because
3050                  * - ASF firmware may malfunction
3051                  * - Yukon-Supreme: Parallel FLASH doesn't support divided clocks
3052                  */
3053                 status &= ~HCU_CCSR_CPU_CLK_DIVIDE_MSK;
3054                 sky2_write16(hw, HCU_CCSR, status);
3055                 sky2_write32(hw, CPU_WDOG, 0);
3056         } else
3057                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
3058         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
3059
3060         /* do a SW reset */
3061         sky2_write8(hw, B0_CTST, CS_RST_SET);
3062         sky2_write8(hw, B0_CTST, CS_RST_CLR);
3063
3064         /* allow writes to PCI config */
3065         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3066
3067         /* clear PCI errors, if any */
3068         status = sky2_pci_read16(hw, PCI_STATUS);
3069         status |= PCI_STATUS_ERROR_BITS;
3070         sky2_pci_write16(hw, PCI_STATUS, status);
3071
3072         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
3073
3074         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3075         if (cap) {
3076                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
3077                              0xfffffffful);
3078
3079                 /* If error bit is stuck on ignore it */
3080                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
3081                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
3082                 else
3083                         hwe_mask |= Y2_IS_PCI_EXP;
3084         }
3085
3086         sky2_power_on(hw);
3087         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3088
3089         for (i = 0; i < hw->ports; i++) {
3090                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3091                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3092
3093                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
3094                     hw->chip_id == CHIP_ID_YUKON_SUPR)
3095                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
3096                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
3097                                      | GMC_BYP_RETR_ON);
3098
3099         }
3100
3101         if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev > CHIP_REV_YU_SU_B0) {
3102                 /* enable MACSec clock gating */
3103                 sky2_pci_write32(hw, PCI_DEV_REG3, P_CLK_MACSEC_DIS);
3104         }
3105
3106         if (hw->chip_id == CHIP_ID_YUKON_OPT) {
3107                 u16 reg;
3108                 u32 msk;
3109
3110                 if (hw->chip_rev == 0) {
3111                         /* disable PCI-E PHY power down (set PHY reg 0x80, bit 7 */
3112                         sky2_write32(hw, Y2_PEX_PHY_DATA, (0x80UL << 16) | (1 << 7));
3113
3114                         /* set PHY Link Detect Timer to 1.1 second (11x 100ms) */
3115                         reg = 10;
3116                 } else {
3117                         /* set PHY Link Detect Timer to 0.4 second (4x 100ms) */
3118                         reg = 3;
3119                 }
3120
3121                 reg <<= PSM_CONFIG_REG4_TIMER_PHY_LINK_DETECT_BASE;
3122
3123                 /* reset PHY Link Detect */
3124                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3125                 sky2_pci_write16(hw, PSM_CONFIG_REG4,
3126                                  reg | PSM_CONFIG_REG4_RST_PHY_LINK_DETECT);
3127                 sky2_pci_write16(hw, PSM_CONFIG_REG4, reg);
3128
3129
3130                 /* enable PHY Quick Link */
3131                 msk = sky2_read32(hw, B0_IMSK);
3132                 msk |= Y2_IS_PHY_QLNK;
3133                 sky2_write32(hw, B0_IMSK, msk);
3134
3135                 /* check if PSMv2 was running before */
3136                 reg = sky2_pci_read16(hw, PSM_CONFIG_REG3);
3137                 if (reg & PCI_EXP_LNKCTL_ASPMC) {
3138                         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3139                         /* restore the PCIe Link Control register */
3140                         sky2_pci_write16(hw, cap + PCI_EXP_LNKCTL, reg);
3141                 }
3142                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3143
3144                 /* re-enable PEX PM in PEX PHY debug reg. 8 (clear bit 12) */
3145                 sky2_write32(hw, Y2_PEX_PHY_DATA, PEX_DB_ACCESS | (0x08UL << 16));
3146         }
3147
3148         /* Clear I2C IRQ noise */
3149         sky2_write32(hw, B2_I2C_IRQ, 1);
3150
3151         /* turn off hardware timer (unused) */
3152         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
3153         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3154
3155         /* Turn off descriptor polling */
3156         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3157
3158         /* Turn off receive timestamp */
3159         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3160         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3161
3162         /* enable the Tx Arbiters */
3163         for (i = 0; i < hw->ports; i++)
3164                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3165
3166         /* Initialize ram interface */
3167         for (i = 0; i < hw->ports; i++) {
3168                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3169
3170                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3171                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3172                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3173                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3174                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3175                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3176                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3177                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3178                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3179                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3180                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3181                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3182         }
3183
3184         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3185
3186         for (i = 0; i < hw->ports; i++)
3187                 sky2_gmac_reset(hw, i);
3188
3189         memset(hw->st_le, 0, STATUS_LE_BYTES);
3190         hw->st_idx = 0;
3191
3192         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3193         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3194
3195         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3196         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3197
3198         /* Set the list last index */
3199         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3200
3201         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3202         sky2_write8(hw, STAT_FIFO_WM, 16);
3203
3204         /* set Status-FIFO ISR watermark */
3205         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3206                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3207         else
3208                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3209
3210         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3211         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3212         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3213
3214         /* enable status unit */
3215         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3216
3217         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3218         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3219         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3220 }
3221
3222 /* Take device down (offline).
3223  * Equivalent to doing dev_stop() but this does not
3224  * inform upper layers of the transistion.
3225  */
3226 static void sky2_detach(struct net_device *dev)
3227 {
3228         if (netif_running(dev)) {
3229                 netif_tx_lock(dev);
3230                 netif_device_detach(dev);       /* stop txq */
3231                 netif_tx_unlock(dev);
3232                 sky2_down(dev);
3233         }
3234 }
3235
3236 /* Bring device back after doing sky2_detach */
3237 static int sky2_reattach(struct net_device *dev)
3238 {
3239         int err = 0;
3240
3241         if (netif_running(dev)) {
3242                 err = sky2_up(dev);
3243                 if (err) {
3244                         printk(KERN_INFO PFX "%s: could not restart %d\n",
3245                                dev->name, err);
3246                         dev_close(dev);
3247                 } else {
3248                         netif_device_attach(dev);
3249                         sky2_set_multicast(dev);
3250                 }
3251         }
3252
3253         return err;
3254 }
3255
3256 static void sky2_restart(struct work_struct *work)
3257 {
3258         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3259         int i;
3260
3261         rtnl_lock();
3262         for (i = 0; i < hw->ports; i++)
3263                 sky2_detach(hw->dev[i]);
3264
3265         napi_disable(&hw->napi);
3266         sky2_write32(hw, B0_IMSK, 0);
3267         sky2_reset(hw);
3268         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3269         napi_enable(&hw->napi);
3270
3271         for (i = 0; i < hw->ports; i++)
3272                 sky2_reattach(hw->dev[i]);
3273
3274         rtnl_unlock();
3275 }
3276
3277 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3278 {
3279         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3280 }
3281
3282 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3283 {
3284         const struct sky2_port *sky2 = netdev_priv(dev);
3285
3286         wol->supported = sky2_wol_supported(sky2->hw);
3287         wol->wolopts = sky2->wol;
3288 }
3289
3290 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3291 {
3292         struct sky2_port *sky2 = netdev_priv(dev);
3293         struct sky2_hw *hw = sky2->hw;
3294
3295         if ((wol->wolopts & ~sky2_wol_supported(sky2->hw)) ||
3296             !device_can_wakeup(&hw->pdev->dev))
3297                 return -EOPNOTSUPP;
3298
3299         sky2->wol = wol->wolopts;
3300         return 0;
3301 }
3302
3303 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3304 {
3305         if (sky2_is_copper(hw)) {
3306                 u32 modes = SUPPORTED_10baseT_Half
3307                         | SUPPORTED_10baseT_Full
3308                         | SUPPORTED_100baseT_Half
3309                         | SUPPORTED_100baseT_Full
3310                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3311
3312                 if (hw->flags & SKY2_HW_GIGABIT)
3313                         modes |= SUPPORTED_1000baseT_Half
3314                                 | SUPPORTED_1000baseT_Full;
3315                 return modes;
3316         } else
3317                 return  SUPPORTED_1000baseT_Half
3318                         | SUPPORTED_1000baseT_Full
3319                         | SUPPORTED_Autoneg
3320                         | SUPPORTED_FIBRE;
3321 }
3322
3323 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3324 {
3325         struct sky2_port *sky2 = netdev_priv(dev);
3326         struct sky2_hw *hw = sky2->hw;
3327
3328         ecmd->transceiver = XCVR_INTERNAL;
3329         ecmd->supported = sky2_supported_modes(hw);
3330         ecmd->phy_address = PHY_ADDR_MARV;
3331         if (sky2_is_copper(hw)) {
3332                 ecmd->port = PORT_TP;
3333                 ecmd->speed = sky2->speed;
3334         } else {
3335                 ecmd->speed = SPEED_1000;
3336                 ecmd->port = PORT_FIBRE;
3337         }
3338
3339         ecmd->advertising = sky2->advertising;
3340         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_SPEED)
3341                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3342         ecmd->duplex = sky2->duplex;
3343         return 0;
3344 }
3345
3346 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3347 {
3348         struct sky2_port *sky2 = netdev_priv(dev);
3349         const struct sky2_hw *hw = sky2->hw;
3350         u32 supported = sky2_supported_modes(hw);
3351
3352         if (ecmd->autoneg == AUTONEG_ENABLE) {
3353                 sky2->flags |= SKY2_FLAG_AUTO_SPEED;
3354                 ecmd->advertising = supported;
3355                 sky2->duplex = -1;
3356                 sky2->speed = -1;
3357         } else {
3358                 u32 setting;
3359
3360                 switch (ecmd->speed) {
3361                 case SPEED_1000:
3362                         if (ecmd->duplex == DUPLEX_FULL)
3363                                 setting = SUPPORTED_1000baseT_Full;
3364                         else if (ecmd->duplex == DUPLEX_HALF)
3365                                 setting = SUPPORTED_1000baseT_Half;
3366                         else
3367                                 return -EINVAL;
3368                         break;
3369                 case SPEED_100:
3370                         if (ecmd->duplex == DUPLEX_FULL)
3371                                 setting = SUPPORTED_100baseT_Full;
3372                         else if (ecmd->duplex == DUPLEX_HALF)
3373                                 setting = SUPPORTED_100baseT_Half;
3374                         else
3375                                 return -EINVAL;
3376                         break;
3377
3378                 case SPEED_10:
3379                         if (ecmd->duplex == DUPLEX_FULL)
3380                                 setting = SUPPORTED_10baseT_Full;
3381                         else if (ecmd->duplex == DUPLEX_HALF)
3382                                 setting = SUPPORTED_10baseT_Half;
3383                         else
3384                                 return -EINVAL;
3385                         break;
3386                 default:
3387                         return -EINVAL;
3388                 }
3389
3390                 if ((setting & supported) == 0)
3391                         return -EINVAL;
3392
3393                 sky2->speed = ecmd->speed;
3394                 sky2->duplex = ecmd->duplex;
3395                 sky2->flags &= ~SKY2_FLAG_AUTO_SPEED;
3396         }
3397
3398         sky2->advertising = ecmd->advertising;
3399
3400         if (netif_running(dev)) {
3401                 sky2_phy_reinit(sky2);
3402                 sky2_set_multicast(dev);
3403         }
3404
3405         return 0;
3406 }
3407
3408 static void sky2_get_drvinfo(struct net_device *dev,
3409                              struct ethtool_drvinfo *info)
3410 {
3411         struct sky2_port *sky2 = netdev_priv(dev);
3412
3413         strcpy(info->driver, DRV_NAME);
3414         strcpy(info->version, DRV_VERSION);
3415         strcpy(info->fw_version, "N/A");
3416         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3417 }
3418
3419 static const struct sky2_stat {
3420         char name[ETH_GSTRING_LEN];
3421         u16 offset;
3422 } sky2_stats[] = {
3423         { "tx_bytes",      GM_TXO_OK_HI },
3424         { "rx_bytes",      GM_RXO_OK_HI },
3425         { "tx_broadcast",  GM_TXF_BC_OK },
3426         { "rx_broadcast",  GM_RXF_BC_OK },
3427         { "tx_multicast",  GM_TXF_MC_OK },
3428         { "rx_multicast",  GM_RXF_MC_OK },
3429         { "tx_unicast",    GM_TXF_UC_OK },
3430         { "rx_unicast",    GM_RXF_UC_OK },
3431         { "tx_mac_pause",  GM_TXF_MPAUSE },
3432         { "rx_mac_pause",  GM_RXF_MPAUSE },
3433         { "collisions",    GM_TXF_COL },
3434         { "late_collision",GM_TXF_LAT_COL },
3435         { "aborted",       GM_TXF_ABO_COL },
3436         { "single_collisions", GM_TXF_SNG_COL },
3437         { "multi_collisions", GM_TXF_MUL_COL },
3438
3439         { "rx_short",      GM_RXF_SHT },
3440         { "rx_runt",       GM_RXE_FRAG },
3441         { "rx_64_byte_packets", GM_RXF_64B },
3442         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3443         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3444         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3445         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3446         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3447         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3448         { "rx_too_long",   GM_RXF_LNG_ERR },
3449         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3450         { "rx_jabber",     GM_RXF_JAB_PKT },
3451         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3452
3453         { "tx_64_byte_packets", GM_TXF_64B },
3454         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3455         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3456         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3457         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3458         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3459         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3460         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3461 };
3462
3463 static u32 sky2_get_rx_csum(struct net_device *dev)
3464 {
3465         struct sky2_port *sky2 = netdev_priv(dev);
3466
3467         return !!(sky2->flags & SKY2_FLAG_RX_CHECKSUM);
3468 }
3469
3470 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3471 {
3472         struct sky2_port *sky2 = netdev_priv(dev);
3473
3474         if (data)
3475                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
3476         else
3477                 sky2->flags &= ~SKY2_FLAG_RX_CHECKSUM;
3478
3479         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3480                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3481
3482         return 0;
3483 }
3484
3485 static u32 sky2_get_msglevel(struct net_device *netdev)
3486 {
3487         struct sky2_port *sky2 = netdev_priv(netdev);
3488         return sky2->msg_enable;
3489 }
3490
3491 static int sky2_nway_reset(struct net_device *dev)
3492 {
3493         struct sky2_port *sky2 = netdev_priv(dev);
3494
3495         if (!netif_running(dev) || !(sky2->flags & SKY2_FLAG_AUTO_SPEED))
3496                 return -EINVAL;
3497
3498         sky2_phy_reinit(sky2);
3499         sky2_set_multicast(dev);
3500
3501         return 0;
3502 }
3503
3504 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3505 {
3506         struct sky2_hw *hw = sky2->hw;
3507         unsigned port = sky2->port;
3508         int i;
3509
3510         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3511             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3512         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3513             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3514
3515         for (i = 2; i < count; i++)
3516                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3517 }
3518
3519 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3520 {
3521         struct sky2_port *sky2 = netdev_priv(netdev);
3522         sky2->msg_enable = value;
3523 }
3524
3525 static int sky2_get_sset_count(struct net_device *dev, int sset)
3526 {
3527         switch (sset) {
3528         case ETH_SS_STATS:
3529                 return ARRAY_SIZE(sky2_stats);
3530         default:
3531                 return -EOPNOTSUPP;
3532         }
3533 }
3534
3535 static void sky2_get_ethtool_stats(struct net_device *dev,
3536                                    struct ethtool_stats *stats, u64 * data)
3537 {
3538         struct sky2_port *sky2 = netdev_priv(dev);
3539
3540         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3541 }
3542
3543 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3544 {
3545         int i;
3546
3547         switch (stringset) {
3548         case ETH_SS_STATS:
3549                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3550                         memcpy(data + i * ETH_GSTRING_LEN,
3551                                sky2_stats[i].name, ETH_GSTRING_LEN);
3552                 break;
3553         }
3554 }
3555
3556 static int sky2_set_mac_address(struct net_device *dev, void *p)
3557 {
3558         struct sky2_port *sky2 = netdev_priv(dev);
3559         struct sky2_hw *hw = sky2->hw;
3560         unsigned port = sky2->port;
3561         const struct sockaddr *addr = p;
3562
3563         if (!is_valid_ether_addr(addr->sa_data))
3564                 return -EADDRNOTAVAIL;
3565
3566         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3567         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3568                     dev->dev_addr, ETH_ALEN);
3569         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3570                     dev->dev_addr, ETH_ALEN);
3571
3572         /* virtual address for data */
3573         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3574
3575         /* physical address: used for pause frames */
3576         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3577
3578         return 0;
3579 }
3580
3581 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3582 {
3583         u32 bit;
3584
3585         bit = ether_crc(ETH_ALEN, addr) & 63;
3586         filter[bit >> 3] |= 1 << (bit & 7);
3587 }
3588
3589 static void sky2_set_multicast(struct net_device *dev)
3590 {
3591         struct sky2_port *sky2 = netdev_priv(dev);
3592         struct sky2_hw *hw = sky2->hw;
3593         unsigned port = sky2->port;
3594         struct dev_mc_list *list = dev->mc_list;
3595         u16 reg;
3596         u8 filter[8];
3597         int rx_pause;
3598         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3599
3600         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3601         memset(filter, 0, sizeof(filter));
3602
3603         reg = gma_read16(hw, port, GM_RX_CTRL);
3604         reg |= GM_RXCR_UCF_ENA;
3605
3606         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3607                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3608         else if (dev->flags & IFF_ALLMULTI)
3609                 memset(filter, 0xff, sizeof(filter));
3610         else if (netdev_mc_empty(dev) && !rx_pause)
3611                 reg &= ~GM_RXCR_MCF_ENA;
3612         else {
3613                 int i;
3614                 reg |= GM_RXCR_MCF_ENA;
3615
3616                 if (rx_pause)
3617                         sky2_add_filter(filter, pause_mc_addr);
3618
3619                 for (i = 0; list && i < netdev_mc_count(dev); i++, list = list->next)
3620                         sky2_add_filter(filter, list->dmi_addr);
3621         }
3622
3623         gma_write16(hw, port, GM_MC_ADDR_H1,
3624                     (u16) filter[0] | ((u16) filter[1] << 8));
3625         gma_write16(hw, port, GM_MC_ADDR_H2,
3626                     (u16) filter[2] | ((u16) filter[3] << 8));
3627         gma_write16(hw, port, GM_MC_ADDR_H3,
3628                     (u16) filter[4] | ((u16) filter[5] << 8));
3629         gma_write16(hw, port, GM_MC_ADDR_H4,
3630                     (u16) filter[6] | ((u16) filter[7] << 8));
3631
3632         gma_write16(hw, port, GM_RX_CTRL, reg);
3633 }
3634
3635 /* Can have one global because blinking is controlled by
3636  * ethtool and that is always under RTNL mutex
3637  */
3638 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3639 {
3640         struct sky2_hw *hw = sky2->hw;
3641         unsigned port = sky2->port;
3642
3643         spin_lock_bh(&sky2->phy_lock);
3644         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3645             hw->chip_id == CHIP_ID_YUKON_EX ||
3646             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3647                 u16 pg;
3648                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3649                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3650
3651                 switch (mode) {
3652                 case MO_LED_OFF:
3653                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3654                                      PHY_M_LEDC_LOS_CTRL(8) |
3655                                      PHY_M_LEDC_INIT_CTRL(8) |
3656                                      PHY_M_LEDC_STA1_CTRL(8) |
3657                                      PHY_M_LEDC_STA0_CTRL(8));
3658                         break;
3659                 case MO_LED_ON:
3660                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3661                                      PHY_M_LEDC_LOS_CTRL(9) |
3662                                      PHY_M_LEDC_INIT_CTRL(9) |
3663                                      PHY_M_LEDC_STA1_CTRL(9) |
3664                                      PHY_M_LEDC_STA0_CTRL(9));
3665                         break;
3666                 case MO_LED_BLINK:
3667                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3668                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3669                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3670                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3671                                      PHY_M_LEDC_STA0_CTRL(0xa));
3672                         break;
3673                 case MO_LED_NORM:
3674                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3675                                      PHY_M_LEDC_LOS_CTRL(1) |
3676                                      PHY_M_LEDC_INIT_CTRL(8) |
3677                                      PHY_M_LEDC_STA1_CTRL(7) |
3678                                      PHY_M_LEDC_STA0_CTRL(7));
3679                 }
3680
3681                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3682         } else
3683                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3684                                      PHY_M_LED_MO_DUP(mode) |
3685                                      PHY_M_LED_MO_10(mode) |
3686                                      PHY_M_LED_MO_100(mode) |
3687                                      PHY_M_LED_MO_1000(mode) |
3688                                      PHY_M_LED_MO_RX(mode) |
3689                                      PHY_M_LED_MO_TX(mode));
3690
3691         spin_unlock_bh(&sky2->phy_lock);
3692 }
3693
3694 /* blink LED's for finding board */
3695 static int sky2_phys_id(struct net_device *dev, u32 data)
3696 {
3697         struct sky2_port *sky2 = netdev_priv(dev);
3698         unsigned int i;
3699
3700         if (data == 0)
3701                 data = UINT_MAX;
3702
3703         for (i = 0; i < data; i++) {
3704                 sky2_led(sky2, MO_LED_ON);
3705                 if (msleep_interruptible(500))
3706                         break;
3707                 sky2_led(sky2, MO_LED_OFF);
3708                 if (msleep_interruptible(500))
3709                         break;
3710         }
3711         sky2_led(sky2, MO_LED_NORM);
3712
3713         return 0;
3714 }
3715
3716 static void sky2_get_pauseparam(struct net_device *dev,
3717                                 struct ethtool_pauseparam *ecmd)
3718 {
3719         struct sky2_port *sky2 = netdev_priv(dev);
3720
3721         switch (sky2->flow_mode) {
3722         case FC_NONE:
3723                 ecmd->tx_pause = ecmd->rx_pause = 0;
3724                 break;
3725         case FC_TX:
3726                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3727                 break;
3728         case FC_RX:
3729                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3730                 break;
3731         case FC_BOTH:
3732                 ecmd->tx_pause = ecmd->rx_pause = 1;
3733         }
3734
3735         ecmd->autoneg = (sky2->flags & SKY2_FLAG_AUTO_PAUSE)
3736                 ? AUTONEG_ENABLE : AUTONEG_DISABLE;
3737 }
3738
3739 static int sky2_set_pauseparam(struct net_device *dev,
3740                                struct ethtool_pauseparam *ecmd)
3741 {
3742         struct sky2_port *sky2 = netdev_priv(dev);
3743
3744         if (ecmd->autoneg == AUTONEG_ENABLE)
3745                 sky2->flags |= SKY2_FLAG_AUTO_PAUSE;
3746         else
3747                 sky2->flags &= ~SKY2_FLAG_AUTO_PAUSE;
3748
3749         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3750
3751         if (netif_running(dev))
3752                 sky2_phy_reinit(sky2);
3753
3754         return 0;
3755 }
3756
3757 static int sky2_get_coalesce(struct net_device *dev,
3758                              struct ethtool_coalesce *ecmd)
3759 {
3760         struct sky2_port *sky2 = netdev_priv(dev);
3761         struct sky2_hw *hw = sky2->hw;
3762
3763         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3764                 ecmd->tx_coalesce_usecs = 0;
3765         else {
3766                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3767                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3768         }
3769         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3770
3771         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3772                 ecmd->rx_coalesce_usecs = 0;
3773         else {
3774                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3775                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3776         }
3777         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3778
3779         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3780                 ecmd->rx_coalesce_usecs_irq = 0;
3781         else {
3782                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3783                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3784         }
3785
3786         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3787
3788         return 0;
3789 }
3790
3791 /* Note: this affect both ports */
3792 static int sky2_set_coalesce(struct net_device *dev,
3793                              struct ethtool_coalesce *ecmd)
3794 {
3795         struct sky2_port *sky2 = netdev_priv(dev);
3796         struct sky2_hw *hw = sky2->hw;
3797         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3798
3799         if (ecmd->tx_coalesce_usecs > tmax ||
3800             ecmd->rx_coalesce_usecs > tmax ||
3801             ecmd->rx_coalesce_usecs_irq > tmax)
3802                 return -EINVAL;
3803
3804         if (ecmd->tx_max_coalesced_frames >= sky2->tx_ring_size-1)
3805                 return -EINVAL;
3806         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3807                 return -EINVAL;
3808         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3809                 return -EINVAL;
3810
3811         if (ecmd->tx_coalesce_usecs == 0)
3812                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3813         else {
3814                 sky2_write32(hw, STAT_TX_TIMER_INI,
3815                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3816                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3817         }
3818         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3819
3820         if (ecmd->rx_coalesce_usecs == 0)
3821                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3822         else {
3823                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3824                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3825                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3826         }
3827         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3828
3829         if (ecmd->rx_coalesce_usecs_irq == 0)
3830                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3831         else {
3832                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3833                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3834                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3835         }
3836         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3837         return 0;
3838 }
3839
3840 static void sky2_get_ringparam(struct net_device *dev,
3841                                struct ethtool_ringparam *ering)
3842 {
3843         struct sky2_port *sky2 = netdev_priv(dev);
3844
3845         ering->rx_max_pending = RX_MAX_PENDING;
3846         ering->rx_mini_max_pending = 0;
3847         ering->rx_jumbo_max_pending = 0;
3848         ering->tx_max_pending = TX_MAX_PENDING;
3849
3850         ering->rx_pending = sky2->rx_pending;
3851         ering->rx_mini_pending = 0;
3852         ering->rx_jumbo_pending = 0;
3853         ering->tx_pending = sky2->tx_pending;
3854 }
3855
3856 static int sky2_set_ringparam(struct net_device *dev,
3857                               struct ethtool_ringparam *ering)
3858 {
3859         struct sky2_port *sky2 = netdev_priv(dev);
3860
3861         if (ering->rx_pending > RX_MAX_PENDING ||
3862             ering->rx_pending < 8 ||
3863             ering->tx_pending < TX_MIN_PENDING ||
3864             ering->tx_pending > TX_MAX_PENDING)
3865                 return -EINVAL;
3866
3867         sky2_detach(dev);
3868
3869         sky2->rx_pending = ering->rx_pending;
3870         sky2->tx_pending = ering->tx_pending;
3871         sky2->tx_ring_size = roundup_pow_of_two(sky2->tx_pending+1);
3872
3873         return sky2_reattach(dev);
3874 }
3875
3876 static int sky2_get_regs_len(struct net_device *dev)
3877 {
3878         return 0x4000;
3879 }
3880
3881 static int sky2_reg_access_ok(struct sky2_hw *hw, unsigned int b)
3882 {
3883         /* This complicated switch statement is to make sure and
3884          * only access regions that are unreserved.
3885          * Some blocks are only valid on dual port cards.
3886          */
3887         switch (b) {
3888         /* second port */
3889         case 5:         /* Tx Arbiter 2 */
3890         case 9:         /* RX2 */
3891         case 14 ... 15: /* TX2 */
3892         case 17: case 19: /* Ram Buffer 2 */
3893         case 22 ... 23: /* Tx Ram Buffer 2 */
3894         case 25:        /* Rx MAC Fifo 1 */
3895         case 27:        /* Tx MAC Fifo 2 */
3896         case 31:        /* GPHY 2 */
3897         case 40 ... 47: /* Pattern Ram 2 */
3898         case 52: case 54: /* TCP Segmentation 2 */
3899         case 112 ... 116: /* GMAC 2 */
3900                 return hw->ports > 1;
3901
3902         case 0:         /* Control */
3903         case 2:         /* Mac address */
3904         case 4:         /* Tx Arbiter 1 */
3905         case 7:         /* PCI express reg */
3906         case 8:         /* RX1 */
3907         case 12 ... 13: /* TX1 */
3908         case 16: case 18:/* Rx Ram Buffer 1 */
3909         case 20 ... 21: /* Tx Ram Buffer 1 */
3910         case 24:        /* Rx MAC Fifo 1 */
3911         case 26:        /* Tx MAC Fifo 1 */
3912         case 28 ... 29: /* Descriptor and status unit */
3913         case 30:        /* GPHY 1*/
3914         case 32 ... 39: /* Pattern Ram 1 */
3915         case 48: case 50: /* TCP Segmentation 1 */
3916         case 56 ... 60: /* PCI space */
3917         case 80 ... 84: /* GMAC 1 */
3918                 return 1;
3919
3920         default:
3921                 return 0;
3922         }
3923 }
3924
3925 /*
3926  * Returns copy of control register region
3927  * Note: ethtool_get_regs always provides full size (16k) buffer
3928  */
3929 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3930                           void *p)
3931 {
3932         const struct sky2_port *sky2 = netdev_priv(dev);
3933         const void __iomem *io = sky2->hw->regs;
3934         unsigned int b;
3935
3936         regs->version = 1;
3937
3938         for (b = 0; b < 128; b++) {
3939                 /* skip poisonous diagnostic ram region in block 3 */
3940                 if (b == 3)
3941                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3942                 else if (sky2_reg_access_ok(sky2->hw, b))
3943                         memcpy_fromio(p, io, 128);
3944                 else
3945                         memset(p, 0, 128);
3946
3947                 p += 128;
3948                 io += 128;
3949         }
3950 }
3951
3952 /* In order to do Jumbo packets on these chips, need to turn off the
3953  * transmit store/forward. Therefore checksum offload won't work.
3954  */
3955 static int no_tx_offload(struct net_device *dev)
3956 {
3957         const struct sky2_port *sky2 = netdev_priv(dev);
3958         const struct sky2_hw *hw = sky2->hw;
3959
3960         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3961 }
3962
3963 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3964 {
3965         if (data && no_tx_offload(dev))
3966                 return -EINVAL;
3967
3968         return ethtool_op_set_tx_csum(dev, data);
3969 }
3970
3971
3972 static int sky2_set_tso(struct net_device *dev, u32 data)
3973 {
3974         if (data && no_tx_offload(dev))
3975                 return -EINVAL;
3976
3977         return ethtool_op_set_tso(dev, data);
3978 }
3979
3980 static int sky2_get_eeprom_len(struct net_device *dev)
3981 {
3982         struct sky2_port *sky2 = netdev_priv(dev);
3983         struct sky2_hw *hw = sky2->hw;
3984         u16 reg2;
3985
3986         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3987         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3988 }
3989
3990 static int sky2_vpd_wait(const struct sky2_hw *hw, int cap, u16 busy)
3991 {
3992         unsigned long start = jiffies;
3993
3994         while ( (sky2_pci_read16(hw, cap + PCI_VPD_ADDR) & PCI_VPD_ADDR_F) == busy) {
3995                 /* Can take up to 10.6 ms for write */
3996                 if (time_after(jiffies, start + HZ/4)) {
3997                         dev_err(&hw->pdev->dev, PFX "VPD cycle timed out");
3998                         return -ETIMEDOUT;
3999                 }
4000                 mdelay(1);
4001         }
4002
4003         return 0;
4004 }
4005
4006 static int sky2_vpd_read(struct sky2_hw *hw, int cap, void *data,
4007                          u16 offset, size_t length)
4008 {
4009         int rc = 0;
4010
4011         while (length > 0) {
4012                 u32 val;
4013
4014                 sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
4015                 rc = sky2_vpd_wait(hw, cap, 0);
4016                 if (rc)
4017                         break;
4018
4019                 val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
4020
4021                 memcpy(data, &val, min(sizeof(val), length));
4022                 offset += sizeof(u32);
4023                 data += sizeof(u32);
4024                 length -= sizeof(u32);
4025         }
4026
4027         return rc;
4028 }
4029
4030 static int sky2_vpd_write(struct sky2_hw *hw, int cap, const void *data,
4031                           u16 offset, unsigned int length)
4032 {
4033         unsigned int i;
4034         int rc = 0;
4035
4036         for (i = 0; i < length; i += sizeof(u32)) {
4037                 u32 val = *(u32 *)(data + i);
4038
4039                 sky2_pci_write32(hw, cap + PCI_VPD_DATA, val);
4040                 sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
4041
4042                 rc = sky2_vpd_wait(hw, cap, PCI_VPD_ADDR_F);
4043                 if (rc)
4044                         break;
4045         }
4046         return rc;
4047 }
4048
4049 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4050                            u8 *data)
4051 {
4052         struct sky2_port *sky2 = netdev_priv(dev);
4053         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4054
4055         if (!cap)
4056                 return -EINVAL;
4057
4058         eeprom->magic = SKY2_EEPROM_MAGIC;
4059
4060         return sky2_vpd_read(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4061 }
4062
4063 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
4064                            u8 *data)
4065 {
4066         struct sky2_port *sky2 = netdev_priv(dev);
4067         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
4068
4069         if (!cap)
4070                 return -EINVAL;
4071
4072         if (eeprom->magic != SKY2_EEPROM_MAGIC)
4073                 return -EINVAL;
4074
4075         /* Partial writes not supported */
4076         if ((eeprom->offset & 3) || (eeprom->len & 3))
4077                 return -EINVAL;
4078
4079         return sky2_vpd_write(sky2->hw, cap, data, eeprom->offset, eeprom->len);
4080 }
4081
4082
4083 static const struct ethtool_ops sky2_ethtool_ops = {
4084         .get_settings   = sky2_get_settings,
4085         .set_settings   = sky2_set_settings,
4086         .get_drvinfo    = sky2_get_drvinfo,
4087         .get_wol        = sky2_get_wol,
4088         .set_wol        = sky2_set_wol,
4089         .get_msglevel   = sky2_get_msglevel,
4090         .set_msglevel   = sky2_set_msglevel,
4091         .nway_reset     = sky2_nway_reset,
4092         .get_regs_len   = sky2_get_regs_len,
4093         .get_regs       = sky2_get_regs,
4094         .get_link       = ethtool_op_get_link,
4095         .get_eeprom_len = sky2_get_eeprom_len,
4096         .get_eeprom     = sky2_get_eeprom,
4097         .set_eeprom     = sky2_set_eeprom,
4098         .set_sg         = ethtool_op_set_sg,
4099         .set_tx_csum    = sky2_set_tx_csum,
4100         .set_tso        = sky2_set_tso,
4101         .get_rx_csum    = sky2_get_rx_csum,
4102         .set_rx_csum    = sky2_set_rx_csum,
4103         .get_strings    = sky2_get_strings,
4104         .get_coalesce   = sky2_get_coalesce,
4105         .set_coalesce   = sky2_set_coalesce,
4106         .get_ringparam  = sky2_get_ringparam,
4107         .set_ringparam  = sky2_set_ringparam,
4108         .get_pauseparam = sky2_get_pauseparam,
4109         .set_pauseparam = sky2_set_pauseparam,
4110         .phys_id        = sky2_phys_id,
4111         .get_sset_count = sky2_get_sset_count,
4112         .get_ethtool_stats = sky2_get_ethtool_stats,
4113 };
4114
4115 #ifdef CONFIG_SKY2_DEBUG
4116
4117 static struct dentry *sky2_debug;
4118
4119
4120 /*
4121  * Read and parse the first part of Vital Product Data
4122  */
4123 #define VPD_SIZE        128
4124 #define VPD_MAGIC       0x82
4125
4126 static const struct vpd_tag {
4127         char tag[2];
4128         char *label;
4129 } vpd_tags[] = {
4130         { "PN", "Part Number" },
4131         { "EC", "Engineering Level" },
4132         { "MN", "Manufacturer" },
4133         { "SN", "Serial Number" },
4134         { "YA", "Asset Tag" },
4135         { "VL", "First Error Log Message" },
4136         { "VF", "Second Error Log Message" },
4137         { "VB", "Boot Agent ROM Configuration" },
4138         { "VE", "EFI UNDI Configuration" },
4139 };
4140
4141 static void sky2_show_vpd(struct seq_file *seq, struct sky2_hw *hw)
4142 {
4143         size_t vpd_size;
4144         loff_t offs;
4145         u8 len;
4146         unsigned char *buf;
4147         u16 reg2;
4148
4149         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
4150         vpd_size = 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
4151
4152         seq_printf(seq, "%s Product Data\n", pci_name(hw->pdev));
4153         buf = kmalloc(vpd_size, GFP_KERNEL);
4154         if (!buf) {
4155                 seq_puts(seq, "no memory!\n");
4156                 return;
4157         }
4158
4159         if (pci_read_vpd(hw->pdev, 0, vpd_size, buf) < 0) {
4160                 seq_puts(seq, "VPD read failed\n");
4161                 goto out;
4162         }
4163
4164         if (buf[0] != VPD_MAGIC) {
4165                 seq_printf(seq, "VPD tag mismatch: %#x\n", buf[0]);
4166                 goto out;
4167         }
4168         len = buf[1];
4169         if (len == 0 || len > vpd_size - 4) {
4170                 seq_printf(seq, "Invalid id length: %d\n", len);
4171                 goto out;
4172         }
4173
4174         seq_printf(seq, "%.*s\n", len, buf + 3);
4175         offs = len + 3;
4176
4177         while (offs < vpd_size - 4) {
4178                 int i;
4179
4180                 if (!memcmp("RW", buf + offs, 2))       /* end marker */
4181                         break;
4182                 len = buf[offs + 2];
4183                 if (offs + len + 3 >= vpd_size)
4184                         break;
4185
4186                 for (i = 0; i < ARRAY_SIZE(vpd_tags); i++) {
4187                         if (!memcmp(vpd_tags[i].tag, buf + offs, 2)) {
4188                                 seq_printf(seq, " %s: %.*s\n",
4189                                            vpd_tags[i].label, len, buf + offs + 3);
4190                                 break;
4191                         }
4192                 }
4193                 offs += len + 3;
4194         }
4195 out:
4196         kfree(buf);
4197 }
4198
4199 static int sky2_debug_show(struct seq_file *seq, void *v)
4200 {
4201         struct net_device *dev = seq->private;
4202         const struct sky2_port *sky2 = netdev_priv(dev);
4203         struct sky2_hw *hw = sky2->hw;
4204         unsigned port = sky2->port;
4205         unsigned idx, last;
4206         int sop;
4207
4208         sky2_show_vpd(seq, hw);
4209
4210         seq_printf(seq, "\nIRQ src=%x mask=%x control=%x\n",
4211                    sky2_read32(hw, B0_ISRC),
4212                    sky2_read32(hw, B0_IMSK),
4213                    sky2_read32(hw, B0_Y2_SP_ICR));
4214
4215         if (!netif_running(dev)) {
4216                 seq_printf(seq, "network not running\n");
4217                 return 0;
4218         }
4219
4220         napi_disable(&hw->napi);
4221         last = sky2_read16(hw, STAT_PUT_IDX);
4222
4223         if (hw->st_idx == last)
4224                 seq_puts(seq, "Status ring (empty)\n");
4225         else {
4226                 seq_puts(seq, "Status ring\n");
4227                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
4228                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
4229                         const struct sky2_status_le *le = hw->st_le + idx;
4230                         seq_printf(seq, "[%d] %#x %d %#x\n",
4231                                    idx, le->opcode, le->length, le->status);
4232                 }
4233                 seq_puts(seq, "\n");
4234         }
4235
4236         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
4237                    sky2->tx_cons, sky2->tx_prod,
4238                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
4239                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
4240
4241         /* Dump contents of tx ring */
4242         sop = 1;
4243         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < sky2->tx_ring_size;
4244              idx = RING_NEXT(idx, sky2->tx_ring_size)) {
4245                 const struct sky2_tx_le *le = sky2->tx_le + idx;
4246                 u32 a = le32_to_cpu(le->addr);
4247
4248                 if (sop)
4249                         seq_printf(seq, "%u:", idx);
4250                 sop = 0;
4251
4252                 switch(le->opcode & ~HW_OWNER) {
4253                 case OP_ADDR64:
4254                         seq_printf(seq, " %#x:", a);
4255                         break;
4256                 case OP_LRGLEN:
4257                         seq_printf(seq, " mtu=%d", a);
4258                         break;
4259                 case OP_VLAN:
4260                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
4261                         break;
4262                 case OP_TCPLISW:
4263                         seq_printf(seq, " csum=%#x", a);
4264                         break;
4265                 case OP_LARGESEND:
4266                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4267                         break;
4268                 case OP_PACKET:
4269                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4270                         break;
4271                 case OP_BUFFER:
4272                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4273                         break;
4274                 default:
4275                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4276                                    a, le16_to_cpu(le->length));
4277                 }
4278
4279                 if (le->ctrl & EOP) {
4280                         seq_putc(seq, '\n');
4281                         sop = 1;
4282                 }
4283         }
4284
4285         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4286                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4287                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4288                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4289
4290         sky2_read32(hw, B0_Y2_SP_LISR);
4291         napi_enable(&hw->napi);
4292         return 0;
4293 }
4294
4295 static int sky2_debug_open(struct inode *inode, struct file *file)
4296 {
4297         return single_open(file, sky2_debug_show, inode->i_private);
4298 }
4299
4300 static const struct file_operations sky2_debug_fops = {
4301         .owner          = THIS_MODULE,
4302         .open           = sky2_debug_open,
4303         .read           = seq_read,
4304         .llseek         = seq_lseek,
4305         .release        = single_release,
4306 };
4307
4308 /*
4309  * Use network device events to create/remove/rename
4310  * debugfs file entries
4311  */
4312 static int sky2_device_event(struct notifier_block *unused,
4313                              unsigned long event, void *ptr)
4314 {
4315         struct net_device *dev = ptr;
4316         struct sky2_port *sky2 = netdev_priv(dev);
4317
4318         if (dev->netdev_ops->ndo_open != sky2_up || !sky2_debug)
4319                 return NOTIFY_DONE;
4320
4321         switch(event) {
4322         case NETDEV_CHANGENAME:
4323                 if (sky2->debugfs) {
4324                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4325                                                        sky2_debug, dev->name);
4326                 }
4327                 break;
4328
4329         case NETDEV_GOING_DOWN:
4330                 if (sky2->debugfs) {
4331                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4332                                dev->name);
4333                         debugfs_remove(sky2->debugfs);
4334                         sky2->debugfs = NULL;
4335                 }
4336                 break;
4337
4338         case NETDEV_UP:
4339                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4340                                                     sky2_debug, dev,
4341                                                     &sky2_debug_fops);
4342                 if (IS_ERR(sky2->debugfs))
4343                         sky2->debugfs = NULL;
4344         }
4345
4346         return NOTIFY_DONE;
4347 }
4348
4349 static struct notifier_block sky2_notifier = {
4350         .notifier_call = sky2_device_event,
4351 };
4352
4353
4354 static __init void sky2_debug_init(void)
4355 {
4356         struct dentry *ent;
4357
4358         ent = debugfs_create_dir("sky2", NULL);
4359         if (!ent || IS_ERR(ent))
4360                 return;
4361
4362         sky2_debug = ent;
4363         register_netdevice_notifier(&sky2_notifier);
4364 }
4365
4366 static __exit void sky2_debug_cleanup(void)
4367 {
4368         if (sky2_debug) {
4369                 unregister_netdevice_notifier(&sky2_notifier);
4370                 debugfs_remove(sky2_debug);
4371                 sky2_debug = NULL;
4372         }
4373 }
4374
4375 #else
4376 #define sky2_debug_init()
4377 #define sky2_debug_cleanup()
4378 #endif
4379
4380 /* Two copies of network device operations to handle special case of
4381    not allowing netpoll on second port */
4382 static const struct net_device_ops sky2_netdev_ops[2] = {
4383   {
4384         .ndo_open               = sky2_up,
4385         .ndo_stop               = sky2_down,
4386         .ndo_start_xmit         = sky2_xmit_frame,
4387         .ndo_do_ioctl           = sky2_ioctl,
4388         .ndo_validate_addr      = eth_validate_addr,
4389         .ndo_set_mac_address    = sky2_set_mac_address,
4390         .ndo_set_multicast_list = sky2_set_multicast,
4391         .ndo_change_mtu         = sky2_change_mtu,
4392         .ndo_tx_timeout         = sky2_tx_timeout,
4393 #ifdef SKY2_VLAN_TAG_USED
4394         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4395 #endif
4396 #ifdef CONFIG_NET_POLL_CONTROLLER
4397         .ndo_poll_controller    = sky2_netpoll,
4398 #endif
4399   },
4400   {
4401         .ndo_open               = sky2_up,
4402         .ndo_stop               = sky2_down,
4403         .ndo_start_xmit         = sky2_xmit_frame,
4404         .ndo_do_ioctl           = sky2_ioctl,
4405         .ndo_validate_addr      = eth_validate_addr,
4406         .ndo_set_mac_address    = sky2_set_mac_address,
4407         .ndo_set_multicast_list = sky2_set_multicast,
4408         .ndo_change_mtu         = sky2_change_mtu,
4409         .ndo_tx_timeout         = sky2_tx_timeout,
4410 #ifdef SKY2_VLAN_TAG_USED
4411         .ndo_vlan_rx_register   = sky2_vlan_rx_register,
4412 #endif
4413   },
4414 };
4415
4416 /* Initialize network device */
4417 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4418                                                      unsigned port,
4419                                                      int highmem, int wol)
4420 {
4421         struct sky2_port *sky2;
4422         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4423
4424         if (!dev) {
4425                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4426                 return NULL;
4427         }
4428
4429         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4430         dev->irq = hw->pdev->irq;
4431         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4432         dev->watchdog_timeo = TX_WATCHDOG;
4433         dev->netdev_ops = &sky2_netdev_ops[port];
4434
4435         sky2 = netdev_priv(dev);
4436         sky2->netdev = dev;
4437         sky2->hw = hw;
4438         sky2->msg_enable = netif_msg_init(debug, default_msg);
4439
4440         /* Auto speed and flow control */
4441         sky2->flags = SKY2_FLAG_AUTO_SPEED | SKY2_FLAG_AUTO_PAUSE;
4442         if (hw->chip_id != CHIP_ID_YUKON_XL)
4443                 sky2->flags |= SKY2_FLAG_RX_CHECKSUM;
4444
4445         sky2->flow_mode = FC_BOTH;
4446
4447         sky2->duplex = -1;
4448         sky2->speed = -1;
4449         sky2->advertising = sky2_supported_modes(hw);
4450         sky2->wol = wol;
4451
4452         spin_lock_init(&sky2->phy_lock);
4453
4454         sky2->tx_pending = TX_DEF_PENDING;
4455         sky2->tx_ring_size = roundup_pow_of_two(TX_DEF_PENDING+1);
4456         sky2->rx_pending = RX_DEF_PENDING;
4457
4458         hw->dev[port] = dev;
4459
4460         sky2->port = port;
4461
4462         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4463         if (highmem)
4464                 dev->features |= NETIF_F_HIGHDMA;
4465
4466 #ifdef SKY2_VLAN_TAG_USED
4467         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4468         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4469               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4470                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4471         }
4472 #endif
4473
4474         /* read the mac address */
4475         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4476         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4477
4478         return dev;
4479 }
4480
4481 static void __devinit sky2_show_addr(struct net_device *dev)
4482 {
4483         const struct sky2_port *sky2 = netdev_priv(dev);
4484
4485         if (netif_msg_probe(sky2))
4486                 printk(KERN_INFO PFX "%s: addr %pM\n",
4487                        dev->name, dev->dev_addr);
4488 }
4489
4490 /* Handle software interrupt used during MSI test */
4491 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4492 {
4493         struct sky2_hw *hw = dev_id;
4494         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4495
4496         if (status == 0)
4497                 return IRQ_NONE;
4498
4499         if (status & Y2_IS_IRQ_SW) {
4500                 hw->flags |= SKY2_HW_USE_MSI;
4501                 wake_up(&hw->msi_wait);
4502                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4503         }
4504         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4505
4506         return IRQ_HANDLED;
4507 }
4508
4509 /* Test interrupt path by forcing a a software IRQ */
4510 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4511 {
4512         struct pci_dev *pdev = hw->pdev;
4513         int err;
4514
4515         init_waitqueue_head (&hw->msi_wait);
4516
4517         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4518
4519         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4520         if (err) {
4521                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4522                 return err;
4523         }
4524
4525         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4526         sky2_read8(hw, B0_CTST);
4527
4528         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4529
4530         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4531                 /* MSI test failed, go back to INTx mode */
4532                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4533                          "switching to INTx mode.\n");
4534
4535                 err = -EOPNOTSUPP;
4536                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4537         }
4538
4539         sky2_write32(hw, B0_IMSK, 0);
4540         sky2_read32(hw, B0_IMSK);
4541
4542         free_irq(pdev->irq, hw);
4543
4544         return err;
4545 }
4546
4547 /* This driver supports yukon2 chipset only */
4548 static const char *sky2_name(u8 chipid, char *buf, int sz)
4549 {
4550         const char *name[] = {
4551                 "XL",           /* 0xb3 */
4552                 "EC Ultra",     /* 0xb4 */
4553                 "Extreme",      /* 0xb5 */
4554                 "EC",           /* 0xb6 */
4555                 "FE",           /* 0xb7 */
4556                 "FE+",          /* 0xb8 */
4557                 "Supreme",      /* 0xb9 */
4558                 "UL 2",         /* 0xba */
4559                 "Unknown",      /* 0xbb */
4560                 "Optima",       /* 0xbc */
4561         };
4562
4563         if (chipid >= CHIP_ID_YUKON_XL && chipid <= CHIP_ID_YUKON_OPT)
4564                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4565         else
4566                 snprintf(buf, sz, "(chip %#x)", chipid);
4567         return buf;
4568 }
4569
4570 static int __devinit sky2_probe(struct pci_dev *pdev,
4571                                 const struct pci_device_id *ent)
4572 {
4573         struct net_device *dev;
4574         struct sky2_hw *hw;
4575         int err, using_dac = 0, wol_default;
4576         u32 reg;
4577         char buf1[16];
4578
4579         err = pci_enable_device(pdev);
4580         if (err) {
4581                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4582                 goto err_out;
4583         }
4584
4585         /* Get configuration information
4586          * Note: only regular PCI config access once to test for HW issues
4587          *       other PCI access through shared memory for speed and to
4588          *       avoid MMCONFIG problems.
4589          */
4590         err = pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
4591         if (err) {
4592                 dev_err(&pdev->dev, "PCI read config failed\n");
4593                 goto err_out;
4594         }
4595
4596         if (~reg == 0) {
4597                 dev_err(&pdev->dev, "PCI configuration read error\n");
4598                 goto err_out;
4599         }
4600
4601         err = pci_request_regions(pdev, DRV_NAME);
4602         if (err) {
4603                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4604                 goto err_out_disable;
4605         }
4606
4607         pci_set_master(pdev);
4608
4609         if (sizeof(dma_addr_t) > sizeof(u32) &&
4610             !(err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64)))) {
4611                 using_dac = 1;
4612                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
4613                 if (err < 0) {
4614                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4615                                 "for consistent allocations\n");
4616                         goto err_out_free_regions;
4617                 }
4618         } else {
4619                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
4620                 if (err) {
4621                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4622                         goto err_out_free_regions;
4623                 }
4624         }
4625
4626
4627 #ifdef __BIG_ENDIAN
4628         /* The sk98lin vendor driver uses hardware byte swapping but
4629          * this driver uses software swapping.
4630          */
4631         reg &= ~PCI_REV_DESC;
4632         err = pci_write_config_dword(pdev,PCI_DEV_REG2, reg);
4633         if (err) {
4634                 dev_err(&pdev->dev, "PCI write config failed\n");
4635                 goto err_out_free_regions;
4636         }
4637 #endif
4638
4639         wol_default = device_may_wakeup(&pdev->dev) ? WAKE_MAGIC : 0;
4640
4641         err = -ENOMEM;
4642
4643         hw = kzalloc(sizeof(*hw) + strlen(DRV_NAME "@pci:")
4644                      + strlen(pci_name(pdev)) + 1, GFP_KERNEL);
4645         if (!hw) {
4646                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4647                 goto err_out_free_regions;
4648         }
4649
4650         hw->pdev = pdev;
4651         sprintf(hw->irq_name, DRV_NAME "@pci:%s", pci_name(pdev));
4652
4653         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4654         if (!hw->regs) {
4655                 dev_err(&pdev->dev, "cannot map device registers\n");
4656                 goto err_out_free_hw;
4657         }
4658
4659         /* ring for status responses */
4660         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4661         if (!hw->st_le)
4662                 goto err_out_iounmap;
4663
4664         err = sky2_init(hw);
4665         if (err)
4666                 goto err_out_iounmap;
4667
4668         dev_info(&pdev->dev, "Yukon-2 %s chip revision %d\n",
4669                  sky2_name(hw->chip_id, buf1, sizeof(buf1)), hw->chip_rev);
4670
4671         sky2_reset(hw);
4672
4673         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4674         if (!dev) {
4675                 err = -ENOMEM;
4676                 goto err_out_free_pci;
4677         }
4678
4679         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4680                 err = sky2_test_msi(hw);
4681                 if (err == -EOPNOTSUPP)
4682                         pci_disable_msi(pdev);
4683                 else if (err)
4684                         goto err_out_free_netdev;
4685         }
4686
4687         err = register_netdev(dev);
4688         if (err) {
4689                 dev_err(&pdev->dev, "cannot register net device\n");
4690                 goto err_out_free_netdev;
4691         }
4692
4693         netif_carrier_off(dev);
4694
4695         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4696
4697         err = request_irq(pdev->irq, sky2_intr,
4698                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4699                           hw->irq_name, hw);
4700         if (err) {
4701                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4702                 goto err_out_unregister;
4703         }
4704         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4705         napi_enable(&hw->napi);
4706
4707         sky2_show_addr(dev);
4708
4709         if (hw->ports > 1) {
4710                 struct net_device *dev1;
4711
4712                 err = -ENOMEM;
4713                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4714                 if (dev1 && (err = register_netdev(dev1)) == 0)
4715                         sky2_show_addr(dev1);
4716                 else {
4717                         dev_warn(&pdev->dev,
4718                                  "register of second port failed (%d)\n", err);
4719                         hw->dev[1] = NULL;
4720                         hw->ports = 1;
4721                         if (dev1)
4722                                 free_netdev(dev1);
4723                 }
4724         }
4725
4726         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4727         INIT_WORK(&hw->restart_work, sky2_restart);
4728
4729         pci_set_drvdata(pdev, hw);
4730         pdev->d3_delay = 150;
4731
4732         return 0;
4733
4734 err_out_unregister:
4735         if (hw->flags & SKY2_HW_USE_MSI)
4736                 pci_disable_msi(pdev);
4737         unregister_netdev(dev);
4738 err_out_free_netdev:
4739         free_netdev(dev);
4740 err_out_free_pci:
4741         sky2_write8(hw, B0_CTST, CS_RST_SET);
4742         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4743 err_out_iounmap:
4744         iounmap(hw->regs);
4745 err_out_free_hw:
4746         kfree(hw);
4747 err_out_free_regions:
4748         pci_release_regions(pdev);
4749 err_out_disable:
4750         pci_disable_device(pdev);
4751 err_out:
4752         pci_set_drvdata(pdev, NULL);
4753         return err;
4754 }
4755
4756 static void __devexit sky2_remove(struct pci_dev *pdev)
4757 {
4758         struct sky2_hw *hw = pci_get_drvdata(pdev);
4759         int i;
4760
4761         if (!hw)
4762                 return;
4763
4764         del_timer_sync(&hw->watchdog_timer);
4765         cancel_work_sync(&hw->restart_work);
4766
4767         for (i = hw->ports-1; i >= 0; --i)
4768                 unregister_netdev(hw->dev[i]);
4769
4770         sky2_write32(hw, B0_IMSK, 0);
4771
4772         sky2_power_aux(hw);
4773
4774         sky2_write8(hw, B0_CTST, CS_RST_SET);
4775         sky2_read8(hw, B0_CTST);
4776
4777         free_irq(pdev->irq, hw);
4778         if (hw->flags & SKY2_HW_USE_MSI)
4779                 pci_disable_msi(pdev);
4780         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4781         pci_release_regions(pdev);
4782         pci_disable_device(pdev);
4783
4784         for (i = hw->ports-1; i >= 0; --i)
4785                 free_netdev(hw->dev[i]);
4786
4787         iounmap(hw->regs);
4788         kfree(hw);
4789
4790         pci_set_drvdata(pdev, NULL);
4791 }
4792
4793 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4794 {
4795         struct sky2_hw *hw = pci_get_drvdata(pdev);
4796         int i, wol = 0;
4797
4798         if (!hw)
4799                 return 0;
4800
4801         del_timer_sync(&hw->watchdog_timer);
4802         cancel_work_sync(&hw->restart_work);
4803
4804         rtnl_lock();
4805         for (i = 0; i < hw->ports; i++) {
4806                 struct net_device *dev = hw->dev[i];
4807                 struct sky2_port *sky2 = netdev_priv(dev);
4808
4809                 sky2_detach(dev);
4810
4811                 if (sky2->wol)
4812                         sky2_wol_init(sky2);
4813
4814                 wol |= sky2->wol;
4815         }
4816
4817         device_set_wakeup_enable(&pdev->dev, wol != 0);
4818
4819         sky2_write32(hw, B0_IMSK, 0);
4820         napi_disable(&hw->napi);
4821         sky2_power_aux(hw);
4822         rtnl_unlock();
4823
4824         pci_save_state(pdev);
4825         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4826         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4827
4828         return 0;
4829 }
4830
4831 #ifdef CONFIG_PM
4832 static int sky2_resume(struct pci_dev *pdev)
4833 {
4834         struct sky2_hw *hw = pci_get_drvdata(pdev);
4835         int i, err;
4836
4837         if (!hw)
4838                 return 0;
4839
4840         err = pci_set_power_state(pdev, PCI_D0);
4841         if (err)
4842                 goto out;
4843
4844         err = pci_restore_state(pdev);
4845         if (err)
4846                 goto out;
4847
4848         pci_enable_wake(pdev, PCI_D0, 0);
4849
4850         /* Re-enable all clocks */
4851         err = pci_write_config_dword(pdev, PCI_DEV_REG3, 0);
4852         if (err) {
4853                 dev_err(&pdev->dev, "PCI write config failed\n");
4854                 goto out;
4855         }
4856
4857         sky2_reset(hw);
4858         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4859         napi_enable(&hw->napi);
4860
4861         rtnl_lock();
4862         for (i = 0; i < hw->ports; i++) {
4863                 err = sky2_reattach(hw->dev[i]);
4864                 if (err)
4865                         goto out;
4866         }
4867         rtnl_unlock();
4868
4869         return 0;
4870 out:
4871         rtnl_unlock();
4872
4873         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4874         pci_disable_device(pdev);
4875         return err;
4876 }
4877 #endif
4878
4879 static void sky2_shutdown(struct pci_dev *pdev)
4880 {
4881         sky2_suspend(pdev, PMSG_SUSPEND);
4882 }
4883
4884 static struct pci_driver sky2_driver = {
4885         .name = DRV_NAME,
4886         .id_table = sky2_id_table,
4887         .probe = sky2_probe,
4888         .remove = __devexit_p(sky2_remove),
4889 #ifdef CONFIG_PM
4890         .suspend = sky2_suspend,
4891         .resume = sky2_resume,
4892 #endif
4893         .shutdown = sky2_shutdown,
4894 };
4895
4896 static int __init sky2_init_module(void)
4897 {
4898         pr_info(PFX "driver version " DRV_VERSION "\n");
4899
4900         sky2_debug_init();
4901         return pci_register_driver(&sky2_driver);
4902 }
4903
4904 static void __exit sky2_cleanup_module(void)
4905 {
4906         pci_unregister_driver(&sky2_driver);
4907         sky2_debug_cleanup();
4908 }
4909
4910 module_init(sky2_init_module);
4911 module_exit(sky2_cleanup_module);
4912
4913 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4914 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4915 MODULE_LICENSE("GPL");
4916 MODULE_VERSION(DRV_VERSION);