SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/ixgbe/ixgbe_common.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2009 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  24   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  25
  26 *******************************************************************************/
  27
  28 #include <linux/pci.h>
  29 #include <linux/delay.h>
  30 #include <linux/sched.h>
  31 #include <linux/list.h>
  32 #include <linux/netdevice.h>
  33
  34 #include "ixgbe.h"
  35 #include "ixgbe_common.h"
  36 #include "ixgbe_phy.h"
  37
  38 static s32 ixgbe_poll_eeprom_eerd_done(struct ixgbe_hw *hw);
  39 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw);
  40 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw);
  41 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw);
  42 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw);
  43 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw);
  44 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
  45                                         u16 count);
  46 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count);
  47 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  48 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  49 static void ixgbe_release_eeprom(struct ixgbe_hw *hw);
  50 static u16 ixgbe_calc_eeprom_checksum(struct ixgbe_hw *hw);
  51
  52 static void ixgbe_enable_rar(struct ixgbe_hw *hw, u32 index);
  53 static void ixgbe_disable_rar(struct ixgbe_hw *hw, u32 index);
  54 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr);
  55 static void ixgbe_add_uc_addr(struct ixgbe_hw *hw, u8 *addr, u32 vmdq);
  56 static s32 ixgbe_setup_fc(struct ixgbe_hw *hw, s32 packetbuf_num);
  57
  58 /**
  59  *  ixgbe_start_hw_generic - Prepare hardware for Tx/Rx
  60  *  @hw: pointer to hardware structure
  61  *
  62  *  Starts the hardware by filling the bus info structure and media type, clears
  63  *  all on chip counters, initializes receive address registers, multicast
  64  *  table, VLAN filter table, calls routine to set up link and flow control
  65  *  settings, and leaves transmit and receive units disabled and uninitialized
  66  **/
  67 s32 ixgbe_start_hw_generic(struct ixgbe_hw *hw)
  68 {
  69         u32 ctrl_ext;
  70
  71         /* Set the media type */
  72         hw->phy.media_type = hw->mac.ops.get_media_type(hw);
  73
  74         /* Identify the PHY */
  75         hw->phy.ops.identify(hw);
  76
  77         /* Clear the VLAN filter table */
  78         hw->mac.ops.clear_vfta(hw);
  79
  80         /* Clear statistics registers */
  81         hw->mac.ops.clear_hw_cntrs(hw);
  82
  83         /* Set No Snoop Disable */
  84         ctrl_ext = IXGBE_READ_REG(hw, IXGBE_CTRL_EXT);
  85         ctrl_ext |= IXGBE_CTRL_EXT_NS_DIS;
  86         IXGBE_WRITE_REG(hw, IXGBE_CTRL_EXT, ctrl_ext);
  87         IXGBE_WRITE_FLUSH(hw);
  88
  89         /* Setup flow control */
  90         ixgbe_setup_fc(hw, 0);
  91
  92         /* Clear adapter stopped flag */
  93         hw->adapter_stopped = false;
  94
  95         return 0;
  96 }
  97
  98 /**
  99  *  ixgbe_init_hw_generic - Generic hardware initialization
 100  *  @hw: pointer to hardware structure
 101  *
 102  *  Initialize the hardware by resetting the hardware, filling the bus info
 103  *  structure and media type, clears all on chip counters, initializes receive
 104  *  address registers, multicast table, VLAN filter table, calls routine to set
 105  *  up link and flow control settings, and leaves transmit and receive units
 106  *  disabled and uninitialized
 107  **/
 108 s32 ixgbe_init_hw_generic(struct ixgbe_hw *hw)
 109 {
 110         s32 status;
 111
 112         /* Reset the hardware */
 113         status = hw->mac.ops.reset_hw(hw);
 114
 115         if (status == 0) {
 116                 /* Start the HW */
 117                 status = hw->mac.ops.start_hw(hw);
 118         }
 119
 120         return status;
 121 }
 122
 123 /**
 124  *  ixgbe_clear_hw_cntrs_generic - Generic clear hardware counters
 125  *  @hw: pointer to hardware structure
 126  *
 127  *  Clears all hardware statistics counters by reading them from the hardware
 128  *  Statistics counters are clear on read.
 129  **/
 130 s32 ixgbe_clear_hw_cntrs_generic(struct ixgbe_hw *hw)
 131 {
 132         u16 i = 0;
 133
 134         IXGBE_READ_REG(hw, IXGBE_CRCERRS);
 135         IXGBE_READ_REG(hw, IXGBE_ILLERRC);
 136         IXGBE_READ_REG(hw, IXGBE_ERRBC);
 137         IXGBE_READ_REG(hw, IXGBE_MSPDC);
 138         for (i = 0; i < 8; i++)
 139                 IXGBE_READ_REG(hw, IXGBE_MPC(i));
 140
 141         IXGBE_READ_REG(hw, IXGBE_MLFC);
 142         IXGBE_READ_REG(hw, IXGBE_MRFC);
 143         IXGBE_READ_REG(hw, IXGBE_RLEC);
 144         IXGBE_READ_REG(hw, IXGBE_LXONTXC);
 145         IXGBE_READ_REG(hw, IXGBE_LXONRXC);
 146         IXGBE_READ_REG(hw, IXGBE_LXOFFTXC);
 147         IXGBE_READ_REG(hw, IXGBE_LXOFFRXC);
 148
 149         for (i = 0; i < 8; i++) {
 150                 IXGBE_READ_REG(hw, IXGBE_PXONTXC(i));
 151                 IXGBE_READ_REG(hw, IXGBE_PXONRXC(i));
 152                 IXGBE_READ_REG(hw, IXGBE_PXOFFTXC(i));
 153                 IXGBE_READ_REG(hw, IXGBE_PXOFFRXC(i));
 154         }
 155
 156         IXGBE_READ_REG(hw, IXGBE_PRC64);
 157         IXGBE_READ_REG(hw, IXGBE_PRC127);
 158         IXGBE_READ_REG(hw, IXGBE_PRC255);
 159         IXGBE_READ_REG(hw, IXGBE_PRC511);
 160         IXGBE_READ_REG(hw, IXGBE_PRC1023);
 161         IXGBE_READ_REG(hw, IXGBE_PRC1522);
 162         IXGBE_READ_REG(hw, IXGBE_GPRC);
 163         IXGBE_READ_REG(hw, IXGBE_BPRC);
 164         IXGBE_READ_REG(hw, IXGBE_MPRC);
 165         IXGBE_READ_REG(hw, IXGBE_GPTC);
 166         IXGBE_READ_REG(hw, IXGBE_GORCL);
 167         IXGBE_READ_REG(hw, IXGBE_GORCH);
 168         IXGBE_READ_REG(hw, IXGBE_GOTCL);
 169         IXGBE_READ_REG(hw, IXGBE_GOTCH);
 170         for (i = 0; i < 8; i++)
 171                 IXGBE_READ_REG(hw, IXGBE_RNBC(i));
 172         IXGBE_READ_REG(hw, IXGBE_RUC);
 173         IXGBE_READ_REG(hw, IXGBE_RFC);
 174         IXGBE_READ_REG(hw, IXGBE_ROC);
 175         IXGBE_READ_REG(hw, IXGBE_RJC);
 176         IXGBE_READ_REG(hw, IXGBE_MNGPRC);
 177         IXGBE_READ_REG(hw, IXGBE_MNGPDC);
 178         IXGBE_READ_REG(hw, IXGBE_MNGPTC);
 179         IXGBE_READ_REG(hw, IXGBE_TORL);
 180         IXGBE_READ_REG(hw, IXGBE_TORH);
 181         IXGBE_READ_REG(hw, IXGBE_TPR);
 182         IXGBE_READ_REG(hw, IXGBE_TPT);
 183         IXGBE_READ_REG(hw, IXGBE_PTC64);
 184         IXGBE_READ_REG(hw, IXGBE_PTC127);
 185         IXGBE_READ_REG(hw, IXGBE_PTC255);
 186         IXGBE_READ_REG(hw, IXGBE_PTC511);
 187         IXGBE_READ_REG(hw, IXGBE_PTC1023);
 188         IXGBE_READ_REG(hw, IXGBE_PTC1522);
 189         IXGBE_READ_REG(hw, IXGBE_MPTC);
 190         IXGBE_READ_REG(hw, IXGBE_BPTC);
 191         for (i = 0; i < 16; i++) {
 192                 IXGBE_READ_REG(hw, IXGBE_QPRC(i));
 193                 IXGBE_READ_REG(hw, IXGBE_QBRC(i));
 194                 IXGBE_READ_REG(hw, IXGBE_QPTC(i));
 195                 IXGBE_READ_REG(hw, IXGBE_QBTC(i));
 196         }
 197
 198         return 0;
 199 }
 200
 201 /**
 202  *  ixgbe_read_pba_num_generic - Reads part number from EEPROM
 203  *  @hw: pointer to hardware structure
 204  *  @pba_num: stores the part number from the EEPROM
 205  *
 206  *  Reads the part number from the EEPROM.
 207  **/
 208 s32 ixgbe_read_pba_num_generic(struct ixgbe_hw *hw, u32 *pba_num)
 209 {
 210         s32 ret_val;
 211         u16 data;
 212
 213         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM0_PTR, &data);
 214         if (ret_val) {
 215                 hw_dbg(hw, "NVM Read Error\n");
 216                 return ret_val;
 217         }
 218         *pba_num = (u32)(data << 16);
 219
 220         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM1_PTR, &data);
 221         if (ret_val) {
 222                 hw_dbg(hw, "NVM Read Error\n");
 223                 return ret_val;
 224         }
 225         *pba_num |= data;
 226
 227         return 0;
 228 }
 229
 230 /**
 231  *  ixgbe_get_mac_addr_generic - Generic get MAC address
 232  *  @hw: pointer to hardware structure
 233  *  @mac_addr: Adapter MAC address
 234  *
 235  *  Reads the adapter's MAC address from first Receive Address Register (RAR0)
 236  *  A reset of the adapter must be performed prior to calling this function
 237  *  in order for the MAC address to have been loaded from the EEPROM into RAR0
 238  **/
 239 s32 ixgbe_get_mac_addr_generic(struct ixgbe_hw *hw, u8 *mac_addr)
 240 {
 241         u32 rar_high;
 242         u32 rar_low;
 243         u16 i;
 244
 245         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(0));
 246         rar_low = IXGBE_READ_REG(hw, IXGBE_RAL(0));
 247
 248         for (i = 0; i < 4; i++)
 249                 mac_addr[i] = (u8)(rar_low >> (i*8));
 250
 251         for (i = 0; i < 2; i++)
 252                 mac_addr[i+4] = (u8)(rar_high >> (i*8));
 253
 254         return 0;
 255 }
 256
 257 /**
 258  *  ixgbe_get_bus_info_generic - Generic set PCI bus info
 259  *  @hw: pointer to hardware structure
 260  *
 261  *  Sets the PCI bus info (speed, width, type) within the ixgbe_hw structure
 262  **/
 263 s32 ixgbe_get_bus_info_generic(struct ixgbe_hw *hw)
 264 {
 265         struct ixgbe_adapter *adapter = hw->back;
 266         struct ixgbe_mac_info *mac = &hw->mac;
 267         u16 link_status;
 268
 269         hw->bus.type = ixgbe_bus_type_pci_express;
 270
 271         /* Get the negotiated link width and speed from PCI config space */
 272         pci_read_config_word(adapter->pdev, IXGBE_PCI_LINK_STATUS,
 273                              &link_status);
 274
 275         switch (link_status & IXGBE_PCI_LINK_WIDTH) {
 276         case IXGBE_PCI_LINK_WIDTH_1:
 277                 hw->bus.width = ixgbe_bus_width_pcie_x1;
 278                 break;
 279         case IXGBE_PCI_LINK_WIDTH_2:
 280                 hw->bus.width = ixgbe_bus_width_pcie_x2;
 281                 break;
 282         case IXGBE_PCI_LINK_WIDTH_4:
 283                 hw->bus.width = ixgbe_bus_width_pcie_x4;
 284                 break;
 285         case IXGBE_PCI_LINK_WIDTH_8:
 286                 hw->bus.width = ixgbe_bus_width_pcie_x8;
 287                 break;
 288         default:
 289                 hw->bus.width = ixgbe_bus_width_unknown;
 290                 break;
 291         }
 292
 293         switch (link_status & IXGBE_PCI_LINK_SPEED) {
 294         case IXGBE_PCI_LINK_SPEED_2500:
 295                 hw->bus.speed = ixgbe_bus_speed_2500;
 296                 break;
 297         case IXGBE_PCI_LINK_SPEED_5000:
 298                 hw->bus.speed = ixgbe_bus_speed_5000;
 299                 break;
 300         default:
 301                 hw->bus.speed = ixgbe_bus_speed_unknown;
 302                 break;
 303         }
 304
 305         mac->ops.set_lan_id(hw);
 306
 307         return 0;
 308 }
 309
 310 /**
 311  *  ixgbe_set_lan_id_multi_port_pcie - Set LAN id for PCIe multiple port devices
 312  *  @hw: pointer to the HW structure
 313  *
 314  *  Determines the LAN function id by reading memory-mapped registers
 315  *  and swaps the port value if requested.
 316  **/
 317 void ixgbe_set_lan_id_multi_port_pcie(struct ixgbe_hw *hw)
 318 {
 319         struct ixgbe_bus_info *bus = &hw->bus;
 320         u32 reg;
 321
 322         reg = IXGBE_READ_REG(hw, IXGBE_STATUS);
 323         bus->func = (reg & IXGBE_STATUS_LAN_ID) >> IXGBE_STATUS_LAN_ID_SHIFT;
 324         bus->lan_id = bus->func;
 325
 326         /* check for a port swap */
 327         reg = IXGBE_READ_REG(hw, IXGBE_FACTPS);
 328         if (reg & IXGBE_FACTPS_LFS)
 329                 bus->func ^= 0x1;
 330 }
 331
 332 /**
 333  *  ixgbe_stop_adapter_generic - Generic stop Tx/Rx units
 334  *  @hw: pointer to hardware structure
 335  *
 336  *  Sets the adapter_stopped flag within ixgbe_hw struct. Clears interrupts,
 337  *  disables transmit and receive units. The adapter_stopped flag is used by
 338  *  the shared code and drivers to determine if the adapter is in a stopped
 339  *  state and should not touch the hardware.
 340  **/
 341 s32 ixgbe_stop_adapter_generic(struct ixgbe_hw *hw)
 342 {
 343         u32 number_of_queues;
 344         u32 reg_val;
 345         u16 i;
 346
 347         /*
 348          * Set the adapter_stopped flag so other driver functions stop touching
 349          * the hardware
 350          */
 351         hw->adapter_stopped = true;
 352
 353         /* Disable the receive unit */
 354         reg_val = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
 355         reg_val &= ~(IXGBE_RXCTRL_RXEN);
 356         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, reg_val);
 357         IXGBE_WRITE_FLUSH(hw);
 358         msleep(2);
 359
 360         /* Clear interrupt mask to stop from interrupts being generated */
 361         IXGBE_WRITE_REG(hw, IXGBE_EIMC, IXGBE_IRQ_CLEAR_MASK);
 362
 363         /* Clear any pending interrupts */
 364         IXGBE_READ_REG(hw, IXGBE_EICR);
 365
 366         /* Disable the transmit unit.  Each queue must be disabled. */
 367         number_of_queues = hw->mac.max_tx_queues;
 368         for (i = 0; i < number_of_queues; i++) {
 369                 reg_val = IXGBE_READ_REG(hw, IXGBE_TXDCTL(i));
 370                 if (reg_val & IXGBE_TXDCTL_ENABLE) {
 371                         reg_val &= ~IXGBE_TXDCTL_ENABLE;
 372                         IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(i), reg_val);
 373                 }
 374         }
 375
 376         /*
 377          * Prevent the PCI-E bus from from hanging by disabling PCI-E master
 378          * access and verify no pending requests
 379          */
 380         if (ixgbe_disable_pcie_master(hw) != 0)
 381                 hw_dbg(hw, "PCI-E Master disable polling has failed.\n");
 382
 383         return 0;
 384 }
 385
 386 /**
 387  *  ixgbe_led_on_generic - Turns on the software controllable LEDs.
 388  *  @hw: pointer to hardware structure
 389  *  @index: led number to turn on
 390  **/
 391 s32 ixgbe_led_on_generic(struct ixgbe_hw *hw, u32 index)
 392 {
 393         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 394
 395         /* To turn on the LED, set mode to ON. */
 396         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 397         led_reg |= IXGBE_LED_ON << IXGBE_LED_MODE_SHIFT(index);
 398         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 399         IXGBE_WRITE_FLUSH(hw);
 400
 401         return 0;
 402 }
 403
 404 /**
 405  *  ixgbe_led_off_generic - Turns off the software controllable LEDs.
 406  *  @hw: pointer to hardware structure
 407  *  @index: led number to turn off
 408  **/
 409 s32 ixgbe_led_off_generic(struct ixgbe_hw *hw, u32 index)
 410 {
 411         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 412
 413         /* To turn off the LED, set mode to OFF. */
 414         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 415         led_reg |= IXGBE_LED_OFF << IXGBE_LED_MODE_SHIFT(index);
 416         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 417         IXGBE_WRITE_FLUSH(hw);
 418
 419         return 0;
 420 }
 421
 422 /**
 423  *  ixgbe_init_eeprom_params_generic - Initialize EEPROM params
 424  *  @hw: pointer to hardware structure
 425  *
 426  *  Initializes the EEPROM parameters ixgbe_eeprom_info within the
 427  *  ixgbe_hw struct in order to set up EEPROM access.
 428  **/
 429 s32 ixgbe_init_eeprom_params_generic(struct ixgbe_hw *hw)
 430 {
 431         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
 432         u32 eec;
 433         u16 eeprom_size;
 434
 435         if (eeprom->type == ixgbe_eeprom_uninitialized) {
 436                 eeprom->type = ixgbe_eeprom_none;
 437                 /* Set default semaphore delay to 10ms which is a well
 438                  * tested value */
 439                 eeprom->semaphore_delay = 10;
 440
 441                 /*
 442                  * Check for EEPROM present first.
 443                  * If not present leave as none
 444                  */
 445                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 446                 if (eec & IXGBE_EEC_PRES) {
 447                         eeprom->type = ixgbe_eeprom_spi;
 448
 449                         /*
 450                          * SPI EEPROM is assumed here.  This code would need to
 451                          * change if a future EEPROM is not SPI.
 452                          */
 453                         eeprom_size = (u16)((eec & IXGBE_EEC_SIZE) >>
 454                                             IXGBE_EEC_SIZE_SHIFT);
 455                         eeprom->word_size = 1 << (eeprom_size +
 456                                                   IXGBE_EEPROM_WORD_SIZE_SHIFT);
 457                 }
 458
 459                 if (eec & IXGBE_EEC_ADDR_SIZE)
 460                         eeprom->address_bits = 16;
 461                 else
 462                         eeprom->address_bits = 8;
 463                 hw_dbg(hw, "Eeprom params: type = %d, size = %d, address bits: "
 464                           "%d\n", eeprom->type, eeprom->word_size,
 465                           eeprom->address_bits);
 466         }
 467
 468         return 0;
 469 }
 470
 471 /**
 472  *  ixgbe_write_eeprom_generic - Writes 16 bit value to EEPROM
 473  *  @hw: pointer to hardware structure
 474  *  @offset: offset within the EEPROM to be written to
 475  *  @data: 16 bit word to be written to the EEPROM
 476  *
 477  *  If ixgbe_eeprom_update_checksum is not called after this function, the
 478  *  EEPROM will most likely contain an invalid checksum.
 479  **/
 480 s32 ixgbe_write_eeprom_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
 481 {
 482         s32 status;
 483         u8 write_opcode = IXGBE_EEPROM_WRITE_OPCODE_SPI;
 484
 485         hw->eeprom.ops.init_params(hw);
 486
 487         if (offset >= hw->eeprom.word_size) {
 488                 status = IXGBE_ERR_EEPROM;
 489                 goto out;
 490         }
 491
 492         /* Prepare the EEPROM for writing  */
 493         status = ixgbe_acquire_eeprom(hw);
 494
 495         if (status == 0) {
 496                 if (ixgbe_ready_eeprom(hw) != 0) {
 497                         ixgbe_release_eeprom(hw);
 498                         status = IXGBE_ERR_EEPROM;
 499                 }
 500         }
 501
 502         if (status == 0) {
 503                 ixgbe_standby_eeprom(hw);
 504
 505                 /*  Send the WRITE ENABLE command (8 bit opcode )  */
 506                 ixgbe_shift_out_eeprom_bits(hw, IXGBE_EEPROM_WREN_OPCODE_SPI,
 507                                             IXGBE_EEPROM_OPCODE_BITS);
 508
 509                 ixgbe_standby_eeprom(hw);
 510
 511                 /*
 512                  * Some SPI eeproms use the 8th address bit embedded in the
 513                  * opcode
 514                  */
 515                 if ((hw->eeprom.address_bits == 8) && (offset >= 128))
 516                         write_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
 517
 518                 /* Send the Write command (8-bit opcode + addr) */
 519                 ixgbe_shift_out_eeprom_bits(hw, write_opcode,
 520                                             IXGBE_EEPROM_OPCODE_BITS);
 521                 ixgbe_shift_out_eeprom_bits(hw, (u16)(offset*2),
 522                                             hw->eeprom.address_bits);
 523
 524                 /* Send the data */
 525                 data = (data >> 8) | (data << 8);
 526                 ixgbe_shift_out_eeprom_bits(hw, data, 16);
 527                 ixgbe_standby_eeprom(hw);
 528
 529                 msleep(hw->eeprom.semaphore_delay);
 530                 /* Done with writing - release the EEPROM */
 531                 ixgbe_release_eeprom(hw);
 532         }
 533
 534 out:
 535         return status;
 536 }
 537
 538 /**
 539  *  ixgbe_read_eeprom_bit_bang_generic - Read EEPROM word using bit-bang
 540  *  @hw: pointer to hardware structure
 541  *  @offset: offset within the EEPROM to be read
 542  *  @data: read 16 bit value from EEPROM
 543  *
 544  *  Reads 16 bit value from EEPROM through bit-bang method
 545  **/
 546 s32 ixgbe_read_eeprom_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
 547                                        u16 *data)
 548 {
 549         s32 status;
 550         u16 word_in;
 551         u8 read_opcode = IXGBE_EEPROM_READ_OPCODE_SPI;
 552
 553         hw->eeprom.ops.init_params(hw);
 554
 555         if (offset >= hw->eeprom.word_size) {
 556                 status = IXGBE_ERR_EEPROM;
 557                 goto out;
 558         }
 559
 560         /* Prepare the EEPROM for reading  */
 561         status = ixgbe_acquire_eeprom(hw);
 562
 563         if (status == 0) {
 564                 if (ixgbe_ready_eeprom(hw) != 0) {
 565                         ixgbe_release_eeprom(hw);
 566                         status = IXGBE_ERR_EEPROM;
 567                 }
 568         }
 569
 570         if (status == 0) {
 571                 ixgbe_standby_eeprom(hw);
 572
 573                 /*
 574                  * Some SPI eeproms use the 8th address bit embedded in the
 575                  * opcode
 576                  */
 577                 if ((hw->eeprom.address_bits == 8) && (offset >= 128))
 578                         read_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
 579
 580                 /* Send the READ command (opcode + addr) */
 581                 ixgbe_shift_out_eeprom_bits(hw, read_opcode,
 582                                             IXGBE_EEPROM_OPCODE_BITS);
 583                 ixgbe_shift_out_eeprom_bits(hw, (u16)(offset*2),
 584                                             hw->eeprom.address_bits);
 585
 586                 /* Read the data. */
 587                 word_in = ixgbe_shift_in_eeprom_bits(hw, 16);
 588                 *data = (word_in >> 8) | (word_in << 8);
 589
 590                 /* End this read operation */
 591                 ixgbe_release_eeprom(hw);
 592         }
 593
 594 out:
 595         return status;
 596 }
 597
 598 /**
 599  *  ixgbe_read_eeprom_generic - Read EEPROM word using EERD
 600  *  @hw: pointer to hardware structure
 601  *  @offset: offset of  word in the EEPROM to read
 602  *  @data: word read from the EEPROM
 603  *
 604  *  Reads a 16 bit word from the EEPROM using the EERD register.
 605  **/
 606 s32 ixgbe_read_eeprom_generic(struct ixgbe_hw *hw, u16 offset, u16 *data)
 607 {
 608         u32 eerd;
 609         s32 status;
 610
 611         hw->eeprom.ops.init_params(hw);
 612
 613         if (offset >= hw->eeprom.word_size) {
 614                 status = IXGBE_ERR_EEPROM;
 615                 goto out;
 616         }
 617
 618         eerd = (offset << IXGBE_EEPROM_READ_ADDR_SHIFT) +
 619                IXGBE_EEPROM_READ_REG_START;
 620
 621         IXGBE_WRITE_REG(hw, IXGBE_EERD, eerd);
 622         status = ixgbe_poll_eeprom_eerd_done(hw);
 623
 624         if (status == 0)
 625                 *data = (IXGBE_READ_REG(hw, IXGBE_EERD) >>
 626                          IXGBE_EEPROM_READ_REG_DATA);
 627         else
 628                 hw_dbg(hw, "Eeprom read timed out\n");
 629
 630 out:
 631         return status;
 632 }
 633
 634 /**
 635  *  ixgbe_poll_eeprom_eerd_done - Poll EERD status
 636  *  @hw: pointer to hardware structure
 637  *
 638  *  Polls the status bit (bit 1) of the EERD to determine when the read is done.
 639  **/
 640 static s32 ixgbe_poll_eeprom_eerd_done(struct ixgbe_hw *hw)
 641 {
 642         u32 i;
 643         u32 reg;
 644         s32 status = IXGBE_ERR_EEPROM;
 645
 646         for (i = 0; i < IXGBE_EERD_ATTEMPTS; i++) {
 647                 reg = IXGBE_READ_REG(hw, IXGBE_EERD);
 648                 if (reg & IXGBE_EEPROM_READ_REG_DONE) {
 649                         status = 0;
 650                         break;
 651                 }
 652                 udelay(5);
 653         }
 654         return status;
 655 }
 656
 657 /**
 658  *  ixgbe_acquire_eeprom - Acquire EEPROM using bit-bang
 659  *  @hw: pointer to hardware structure
 660  *
 661  *  Prepares EEPROM for access using bit-bang method. This function should
 662  *  be called before issuing a command to the EEPROM.
 663  **/
 664 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw)
 665 {
 666         s32 status = 0;
 667         u32 eec = 0;
 668         u32 i;
 669
 670         if (ixgbe_acquire_swfw_sync(hw, IXGBE_GSSR_EEP_SM) != 0)
 671                 status = IXGBE_ERR_SWFW_SYNC;
 672
 673         if (status == 0) {
 674                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 675
 676                 /* Request EEPROM Access */
 677                 eec |= IXGBE_EEC_REQ;
 678                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 679
 680                 for (i = 0; i < IXGBE_EEPROM_GRANT_ATTEMPTS; i++) {
 681                         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 682                         if (eec & IXGBE_EEC_GNT)
 683                                 break;
 684                         udelay(5);
 685                 }
 686
 687                 /* Release if grant not acquired */
 688                 if (!(eec & IXGBE_EEC_GNT)) {
 689                         eec &= ~IXGBE_EEC_REQ;
 690                         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 691                         hw_dbg(hw, "Could not acquire EEPROM grant\n");
 692
 693                         ixgbe_release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
 694                         status = IXGBE_ERR_EEPROM;
 695                 }
 696         }
 697
 698         /* Setup EEPROM for Read/Write */
 699         if (status == 0) {
 700                 /* Clear CS and SK */
 701                 eec &= ~(IXGBE_EEC_CS | IXGBE_EEC_SK);
 702                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 703                 IXGBE_WRITE_FLUSH(hw);
 704                 udelay(1);
 705         }
 706         return status;
 707 }
 708
 709 /**
 710  *  ixgbe_get_eeprom_semaphore - Get hardware semaphore
 711  *  @hw: pointer to hardware structure
 712  *
 713  *  Sets the hardware semaphores so EEPROM access can occur for bit-bang method
 714  **/
 715 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw)
 716 {
 717         s32 status = IXGBE_ERR_EEPROM;
 718         u32 timeout;
 719         u32 i;
 720         u32 swsm;
 721
 722         /* Set timeout value based on size of EEPROM */
 723         timeout = hw->eeprom.word_size + 1;
 724
 725         /* Get SMBI software semaphore between device drivers first */
 726         for (i = 0; i < timeout; i++) {
 727                 /*
 728                  * If the SMBI bit is 0 when we read it, then the bit will be
 729                  * set and we have the semaphore
 730                  */
 731                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
 732                 if (!(swsm & IXGBE_SWSM_SMBI)) {
 733                         status = 0;
 734                         break;
 735                 }
 736                 msleep(1);
 737         }
 738
 739         /* Now get the semaphore between SW/FW through the SWESMBI bit */
 740         if (status == 0) {
 741                 for (i = 0; i < timeout; i++) {
 742                         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
 743
 744                         /* Set the SW EEPROM semaphore bit to request access */
 745                         swsm |= IXGBE_SWSM_SWESMBI;
 746                         IXGBE_WRITE_REG(hw, IXGBE_SWSM, swsm);
 747
 748                         /*
 749                          * If we set the bit successfully then we got the
 750                          * semaphore.
 751                          */
 752                         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
 753                         if (swsm & IXGBE_SWSM_SWESMBI)
 754                                 break;
 755
 756                         udelay(50);
 757                 }
 758
 759                 /*
 760                  * Release semaphores and return error if SW EEPROM semaphore
 761                  * was not granted because we don't have access to the EEPROM
 762                  */
 763                 if (i >= timeout) {
 764                         hw_dbg(hw, "Driver can't access the Eeprom - Semaphore "
 765                                "not granted.\n");
 766                         ixgbe_release_eeprom_semaphore(hw);
 767                         status = IXGBE_ERR_EEPROM;
 768                 }
 769         }
 770
 771         return status;
 772 }
 773
 774 /**
 775  *  ixgbe_release_eeprom_semaphore - Release hardware semaphore
 776  *  @hw: pointer to hardware structure
 777  *
 778  *  This function clears hardware semaphore bits.
 779  **/
 780 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw)
 781 {
 782         u32 swsm;
 783
 784         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
 785
 786         /* Release both semaphores by writing 0 to the bits SWESMBI and SMBI */
 787         swsm &= ~(IXGBE_SWSM_SWESMBI | IXGBE_SWSM_SMBI);
 788         IXGBE_WRITE_REG(hw, IXGBE_SWSM, swsm);
 789         IXGBE_WRITE_FLUSH(hw);
 790 }
 791
 792 /**
 793  *  ixgbe_ready_eeprom - Polls for EEPROM ready
 794  *  @hw: pointer to hardware structure
 795  **/
 796 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw)
 797 {
 798         s32 status = 0;
 799         u16 i;
 800         u8 spi_stat_reg;
 801
 802         /*
 803          * Read "Status Register" repeatedly until the LSB is cleared.  The
 804          * EEPROM will signal that the command has been completed by clearing
 805          * bit 0 of the internal status register.  If it's not cleared within
 806          * 5 milliseconds, then error out.
 807          */
 808         for (i = 0; i < IXGBE_EEPROM_MAX_RETRY_SPI; i += 5) {
 809                 ixgbe_shift_out_eeprom_bits(hw, IXGBE_EEPROM_RDSR_OPCODE_SPI,
 810                                             IXGBE_EEPROM_OPCODE_BITS);
 811                 spi_stat_reg = (u8)ixgbe_shift_in_eeprom_bits(hw, 8);
 812                 if (!(spi_stat_reg & IXGBE_EEPROM_STATUS_RDY_SPI))
 813                         break;
 814
 815                 udelay(5);
 816                 ixgbe_standby_eeprom(hw);
 817         };
 818
 819         /*
 820          * On some parts, SPI write time could vary from 0-20mSec on 3.3V
 821          * devices (and only 0-5mSec on 5V devices)
 822          */
 823         if (i >= IXGBE_EEPROM_MAX_RETRY_SPI) {
 824                 hw_dbg(hw, "SPI EEPROM Status error\n");
 825                 status = IXGBE_ERR_EEPROM;
 826         }
 827
 828         return status;
 829 }
 830
 831 /**
 832  *  ixgbe_standby_eeprom - Returns EEPROM to a "standby" state
 833  *  @hw: pointer to hardware structure
 834  **/
 835 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw)
 836 {
 837         u32 eec;
 838
 839         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 840
 841         /* Toggle CS to flush commands */
 842         eec |= IXGBE_EEC_CS;
 843         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 844         IXGBE_WRITE_FLUSH(hw);
 845         udelay(1);
 846         eec &= ~IXGBE_EEC_CS;
 847         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 848         IXGBE_WRITE_FLUSH(hw);
 849         udelay(1);
 850 }
 851
 852 /**
 853  *  ixgbe_shift_out_eeprom_bits - Shift data bits out to the EEPROM.
 854  *  @hw: pointer to hardware structure
 855  *  @data: data to send to the EEPROM
 856  *  @count: number of bits to shift out
 857  **/
 858 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
 859                                         u16 count)
 860 {
 861         u32 eec;
 862         u32 mask;
 863         u32 i;
 864
 865         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 866
 867         /*
 868          * Mask is used to shift "count" bits of "data" out to the EEPROM
 869          * one bit at a time.  Determine the starting bit based on count
 870          */
 871         mask = 0x01 << (count - 1);
 872
 873         for (i = 0; i < count; i++) {
 874                 /*
 875                  * A "1" is shifted out to the EEPROM by setting bit "DI" to a
 876                  * "1", and then raising and then lowering the clock (the SK
 877                  * bit controls the clock input to the EEPROM).  A "0" is
 878                  * shifted out to the EEPROM by setting "DI" to "0" and then
 879                  * raising and then lowering the clock.
 880                  */
 881                 if (data & mask)
 882                         eec |= IXGBE_EEC_DI;
 883                 else
 884                         eec &= ~IXGBE_EEC_DI;
 885
 886                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 887                 IXGBE_WRITE_FLUSH(hw);
 888
 889                 udelay(1);
 890
 891                 ixgbe_raise_eeprom_clk(hw, &eec);
 892                 ixgbe_lower_eeprom_clk(hw, &eec);
 893
 894                 /*
 895                  * Shift mask to signify next bit of data to shift in to the
 896                  * EEPROM
 897                  */
 898                 mask = mask >> 1;
 899         };
 900
 901         /* We leave the "DI" bit set to "0" when we leave this routine. */
 902         eec &= ~IXGBE_EEC_DI;
 903         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 904         IXGBE_WRITE_FLUSH(hw);
 905 }
 906
 907 /**
 908  *  ixgbe_shift_in_eeprom_bits - Shift data bits in from the EEPROM
 909  *  @hw: pointer to hardware structure
 910  **/
 911 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count)
 912 {
 913         u32 eec;
 914         u32 i;
 915         u16 data = 0;
 916
 917         /*
 918          * In order to read a register from the EEPROM, we need to shift
 919          * 'count' bits in from the EEPROM. Bits are "shifted in" by raising
 920          * the clock input to the EEPROM (setting the SK bit), and then reading
 921          * the value of the "DO" bit.  During this "shifting in" process the
 922          * "DI" bit should always be clear.
 923          */
 924         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 925
 926         eec &= ~(IXGBE_EEC_DO | IXGBE_EEC_DI);
 927
 928         for (i = 0; i < count; i++) {
 929                 data = data << 1;
 930                 ixgbe_raise_eeprom_clk(hw, &eec);
 931
 932                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 933
 934                 eec &= ~(IXGBE_EEC_DI);
 935                 if (eec & IXGBE_EEC_DO)
 936                         data |= 1;
 937
 938                 ixgbe_lower_eeprom_clk(hw, &eec);
 939         }
 940
 941         return data;
 942 }
 943
 944 /**
 945  *  ixgbe_raise_eeprom_clk - Raises the EEPROM's clock input.
 946  *  @hw: pointer to hardware structure
 947  *  @eec: EEC register's current value
 948  **/
 949 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
 950 {
 951         /*
 952          * Raise the clock input to the EEPROM
 953          * (setting the SK bit), then delay
 954          */
 955         *eec = *eec | IXGBE_EEC_SK;
 956         IXGBE_WRITE_REG(hw, IXGBE_EEC, *eec);
 957         IXGBE_WRITE_FLUSH(hw);
 958         udelay(1);
 959 }
 960
 961 /**
 962  *  ixgbe_lower_eeprom_clk - Lowers the EEPROM's clock input.
 963  *  @hw: pointer to hardware structure
 964  *  @eecd: EECD's current value
 965  **/
 966 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
 967 {
 968         /*
 969          * Lower the clock input to the EEPROM (clearing the SK bit), then
 970          * delay
 971          */
 972         *eec = *eec & ~IXGBE_EEC_SK;
 973         IXGBE_WRITE_REG(hw, IXGBE_EEC, *eec);
 974         IXGBE_WRITE_FLUSH(hw);
 975         udelay(1);
 976 }
 977
 978 /**
 979  *  ixgbe_release_eeprom - Release EEPROM, release semaphores
 980  *  @hw: pointer to hardware structure
 981  **/
 982 static void ixgbe_release_eeprom(struct ixgbe_hw *hw)
 983 {
 984         u32 eec;
 985
 986         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 987
 988         eec |= IXGBE_EEC_CS;  /* Pull CS high */
 989         eec &= ~IXGBE_EEC_SK; /* Lower SCK */
 990
 991         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 992         IXGBE_WRITE_FLUSH(hw);
 993
 994         udelay(1);
 995
 996         /* Stop requesting EEPROM access */
 997         eec &= ~IXGBE_EEC_REQ;
 998         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
 999
1000         ixgbe_release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1001 }
1002
1003 /**
1004  *  ixgbe_calc_eeprom_checksum - Calculates and returns the checksum
1005  *  @hw: pointer to hardware structure
1006  **/
1007 static u16 ixgbe_calc_eeprom_checksum(struct ixgbe_hw *hw)
1008 {
1009         u16 i;
1010         u16 j;
1011         u16 checksum = 0;
1012         u16 length = 0;
1013         u16 pointer = 0;
1014         u16 word = 0;
1015
1016         /* Include 0x0-0x3F in the checksum */
1017         for (i = 0; i < IXGBE_EEPROM_CHECKSUM; i++) {
1018                 if (hw->eeprom.ops.read(hw, i, &word) != 0) {
1019                         hw_dbg(hw, "EEPROM read failed\n");
1020                         break;
1021                 }
1022                 checksum += word;
1023         }
1024
1025         /* Include all data from pointers except for the fw pointer */
1026         for (i = IXGBE_PCIE_ANALOG_PTR; i < IXGBE_FW_PTR; i++) {
1027                 hw->eeprom.ops.read(hw, i, &pointer);
1028
1029                 /* Make sure the pointer seems valid */
1030                 if (pointer != 0xFFFF && pointer != 0) {
1031                         hw->eeprom.ops.read(hw, pointer, &length);
1032
1033                         if (length != 0xFFFF && length != 0) {
1034                                 for (j = pointer+1; j <= pointer+length; j++) {
1035                                         hw->eeprom.ops.read(hw, j, &word);
1036                                         checksum += word;
1037                                 }
1038                         }
1039                 }
1040         }
1041
1042         checksum = (u16)IXGBE_EEPROM_SUM - checksum;
1043
1044         return checksum;
1045 }
1046
1047 /**
1048  *  ixgbe_validate_eeprom_checksum_generic - Validate EEPROM checksum
1049  *  @hw: pointer to hardware structure
1050  *  @checksum_val: calculated checksum
1051  *
1052  *  Performs checksum calculation and validates the EEPROM checksum.  If the
1053  *  caller does not need checksum_val, the value can be NULL.
1054  **/
1055 s32 ixgbe_validate_eeprom_checksum_generic(struct ixgbe_hw *hw,
1056                                            u16 *checksum_val)
1057 {
1058         s32 status;
1059         u16 checksum;
1060         u16 read_checksum = 0;
1061
1062         /*
1063          * Read the first word from the EEPROM. If this times out or fails, do
1064          * not continue or we could be in for a very long wait while every
1065          * EEPROM read fails
1066          */
1067         status = hw->eeprom.ops.read(hw, 0, &checksum);
1068
1069         if (status == 0) {
1070                 checksum = ixgbe_calc_eeprom_checksum(hw);
1071
1072                 hw->eeprom.ops.read(hw, IXGBE_EEPROM_CHECKSUM, &read_checksum);
1073
1074                 /*
1075                  * Verify read checksum from EEPROM is the same as
1076                  * calculated checksum
1077                  */
1078                 if (read_checksum != checksum)
1079                         status = IXGBE_ERR_EEPROM_CHECKSUM;
1080
1081                 /* If the user cares, return the calculated checksum */
1082                 if (checksum_val)
1083                         *checksum_val = checksum;
1084         } else {
1085                 hw_dbg(hw, "EEPROM read failed\n");
1086         }
1087
1088         return status;
1089 }
1090
1091 /**
1092  *  ixgbe_update_eeprom_checksum_generic - Updates the EEPROM checksum
1093  *  @hw: pointer to hardware structure
1094  **/
1095 s32 ixgbe_update_eeprom_checksum_generic(struct ixgbe_hw *hw)
1096 {
1097         s32 status;
1098         u16 checksum;
1099
1100         /*
1101          * Read the first word from the EEPROM. If this times out or fails, do
1102          * not continue or we could be in for a very long wait while every
1103          * EEPROM read fails
1104          */
1105         status = hw->eeprom.ops.read(hw, 0, &checksum);
1106
1107         if (status == 0) {
1108                 checksum = ixgbe_calc_eeprom_checksum(hw);
1109                 status = hw->eeprom.ops.write(hw, IXGBE_EEPROM_CHECKSUM,
1110                                             checksum);
1111         } else {
1112                 hw_dbg(hw, "EEPROM read failed\n");
1113         }
1114
1115         return status;
1116 }
1117
1118 /**
1119  *  ixgbe_validate_mac_addr - Validate MAC address
1120  *  @mac_addr: pointer to MAC address.
1121  *
1122  *  Tests a MAC address to ensure it is a valid Individual Address
1123  **/
1124 s32 ixgbe_validate_mac_addr(u8 *mac_addr)
1125 {
1126         s32 status = 0;
1127
1128         /* Make sure it is not a multicast address */
1129         if (IXGBE_IS_MULTICAST(mac_addr))
1130                 status = IXGBE_ERR_INVALID_MAC_ADDR;
1131         /* Not a broadcast address */
1132         else if (IXGBE_IS_BROADCAST(mac_addr))
1133                 status = IXGBE_ERR_INVALID_MAC_ADDR;
1134         /* Reject the zero address */
1135         else if (mac_addr[0] == 0 && mac_addr[1] == 0 && mac_addr[2] == 0 &&
1136                  mac_addr[3] == 0 && mac_addr[4] == 0 && mac_addr[5] == 0)
1137                 status = IXGBE_ERR_INVALID_MAC_ADDR;
1138
1139         return status;
1140 }
1141
1142 /**
1143  *  ixgbe_set_rar_generic - Set Rx address register
1144  *  @hw: pointer to hardware structure
1145  *  @index: Receive address register to write
1146  *  @addr: Address to put into receive address register
1147  *  @vmdq: VMDq "set" or "pool" index
1148  *  @enable_addr: set flag that address is active
1149  *
1150  *  Puts an ethernet address into a receive address register.
1151  **/
1152 s32 ixgbe_set_rar_generic(struct ixgbe_hw *hw, u32 index, u8 *addr, u32 vmdq,
1153                           u32 enable_addr)
1154 {
1155         u32 rar_low, rar_high;
1156         u32 rar_entries = hw->mac.num_rar_entries;
1157
1158         /* setup VMDq pool selection before this RAR gets enabled */
1159         hw->mac.ops.set_vmdq(hw, index, vmdq);
1160
1161         /* Make sure we are using a valid rar index range */
1162         if (index < rar_entries) {
1163                 /*
1164                  * HW expects these in little endian so we reverse the byte
1165                  * order from network order (big endian) to little endian
1166                  */
1167                 rar_low = ((u32)addr[0] |
1168                            ((u32)addr[1] << 8) |
1169                            ((u32)addr[2] << 16) |
1170                            ((u32)addr[3] << 24));
1171                 /*
1172                  * Some parts put the VMDq setting in the extra RAH bits,
1173                  * so save everything except the lower 16 bits that hold part
1174                  * of the address and the address valid bit.
1175                  */
1176                 rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1177                 rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1178                 rar_high |= ((u32)addr[4] | ((u32)addr[5] << 8));
1179
1180                 if (enable_addr != 0)
1181                         rar_high |= IXGBE_RAH_AV;
1182
1183                 IXGBE_WRITE_REG(hw, IXGBE_RAL(index), rar_low);
1184                 IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1185         } else {
1186                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1187         }
1188
1189         return 0;
1190 }
1191
1192 /**
1193  *  ixgbe_clear_rar_generic - Remove Rx address register
1194  *  @hw: pointer to hardware structure
1195  *  @index: Receive address register to write
1196  *
1197  *  Clears an ethernet address from a receive address register.
1198  **/
1199 s32 ixgbe_clear_rar_generic(struct ixgbe_hw *hw, u32 index)
1200 {
1201         u32 rar_high;
1202         u32 rar_entries = hw->mac.num_rar_entries;
1203
1204         /* Make sure we are using a valid rar index range */
1205         if (index < rar_entries) {
1206                 /*
1207                  * Some parts put the VMDq setting in the extra RAH bits,
1208                  * so save everything except the lower 16 bits that hold part
1209                  * of the address and the address valid bit.
1210                  */
1211                 rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1212                 rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1213
1214                 IXGBE_WRITE_REG(hw, IXGBE_RAL(index), 0);
1215                 IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1216         } else {
1217                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1218         }
1219
1220         /* clear VMDq pool/queue selection for this RAR */
1221         hw->mac.ops.clear_vmdq(hw, index, IXGBE_CLEAR_VMDQ_ALL);
1222
1223         return 0;
1224 }
1225
1226 /**
1227  *  ixgbe_enable_rar - Enable Rx address register
1228  *  @hw: pointer to hardware structure
1229  *  @index: index into the RAR table
1230  *
1231  *  Enables the select receive address register.
1232  **/
1233 static void ixgbe_enable_rar(struct ixgbe_hw *hw, u32 index)
1234 {
1235         u32 rar_high;
1236
1237         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1238         rar_high |= IXGBE_RAH_AV;
1239         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1240 }
1241
1242 /**
1243  *  ixgbe_disable_rar - Disable Rx address register
1244  *  @hw: pointer to hardware structure
1245  *  @index: index into the RAR table
1246  *
1247  *  Disables the select receive address register.
1248  **/
1249 static void ixgbe_disable_rar(struct ixgbe_hw *hw, u32 index)
1250 {
1251         u32 rar_high;
1252
1253         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1254         rar_high &= (~IXGBE_RAH_AV);
1255         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1256 }
1257
1258 /**
1259  *  ixgbe_init_rx_addrs_generic - Initializes receive address filters.
1260  *  @hw: pointer to hardware structure
1261  *
1262  *  Places the MAC address in receive address register 0 and clears the rest
1263  *  of the receive address registers. Clears the multicast table. Assumes
1264  *  the receiver is in reset when the routine is called.
1265  **/
1266 s32 ixgbe_init_rx_addrs_generic(struct ixgbe_hw *hw)
1267 {
1268         u32 i;
1269         u32 rar_entries = hw->mac.num_rar_entries;
1270
1271         /*
1272          * If the current mac address is valid, assume it is a software override
1273          * to the permanent address.
1274          * Otherwise, use the permanent address from the eeprom.
1275          */
1276         if (ixgbe_validate_mac_addr(hw->mac.addr) ==
1277             IXGBE_ERR_INVALID_MAC_ADDR) {
1278                 /* Get the MAC address from the RAR0 for later reference */
1279                 hw->mac.ops.get_mac_addr(hw, hw->mac.addr);
1280
1281                 hw_dbg(hw, " Keeping Current RAR0 Addr =%.2X %.2X %.2X ",
1282                        hw->mac.addr[0], hw->mac.addr[1],
1283                        hw->mac.addr[2]);
1284                 hw_dbg(hw, "%.2X %.2X %.2X\n", hw->mac.addr[3],
1285                        hw->mac.addr[4], hw->mac.addr[5]);
1286         } else {
1287                 /* Setup the receive address. */
1288                 hw_dbg(hw, "Overriding MAC Address in RAR[0]\n");
1289                 hw_dbg(hw, " New MAC Addr =%.2X %.2X %.2X ",
1290                        hw->mac.addr[0], hw->mac.addr[1],
1291                        hw->mac.addr[2]);
1292                 hw_dbg(hw, "%.2X %.2X %.2X\n", hw->mac.addr[3],
1293                        hw->mac.addr[4], hw->mac.addr[5]);
1294
1295                 hw->mac.ops.set_rar(hw, 0, hw->mac.addr, 0, IXGBE_RAH_AV);
1296         }
1297         hw->addr_ctrl.overflow_promisc = 0;
1298
1299         hw->addr_ctrl.rar_used_count = 1;
1300
1301         /* Zero out the other receive addresses. */
1302         hw_dbg(hw, "Clearing RAR[1-%d]\n", rar_entries - 1);
1303         for (i = 1; i < rar_entries; i++) {
1304                 IXGBE_WRITE_REG(hw, IXGBE_RAL(i), 0);
1305                 IXGBE_WRITE_REG(hw, IXGBE_RAH(i), 0);
1306         }
1307
1308         /* Clear the MTA */
1309         hw->addr_ctrl.mc_addr_in_rar_count = 0;
1310         hw->addr_ctrl.mta_in_use = 0;
1311         IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
1312
1313         hw_dbg(hw, " Clearing MTA\n");
1314         for (i = 0; i < hw->mac.mcft_size; i++)
1315                 IXGBE_WRITE_REG(hw, IXGBE_MTA(i), 0);
1316
1317         if (hw->mac.ops.init_uta_tables)
1318                 hw->mac.ops.init_uta_tables(hw);
1319
1320         return 0;
1321 }
1322
1323 /**
1324  *  ixgbe_add_uc_addr - Adds a secondary unicast address.
1325  *  @hw: pointer to hardware structure
1326  *  @addr: new address
1327  *
1328  *  Adds it to unused receive address register or goes into promiscuous mode.
1329  **/
1330 static void ixgbe_add_uc_addr(struct ixgbe_hw *hw, u8 *addr, u32 vmdq)
1331 {
1332         u32 rar_entries = hw->mac.num_rar_entries;
1333         u32 rar;
1334
1335         hw_dbg(hw, " UC Addr = %.2X %.2X %.2X %.2X %.2X %.2X\n",
1336                   addr[0], addr[1], addr[2], addr[3], addr[4], addr[5]);
1337
1338         /*
1339          * Place this address in the RAR if there is room,
1340          * else put the controller into promiscuous mode
1341          */
1342         if (hw->addr_ctrl.rar_used_count < rar_entries) {
1343                 rar = hw->addr_ctrl.rar_used_count -
1344                       hw->addr_ctrl.mc_addr_in_rar_count;
1345                 hw->mac.ops.set_rar(hw, rar, addr, vmdq, IXGBE_RAH_AV);
1346                 hw_dbg(hw, "Added a secondary address to RAR[%d]\n", rar);
1347                 hw->addr_ctrl.rar_used_count++;
1348         } else {
1349                 hw->addr_ctrl.overflow_promisc++;
1350         }
1351
1352         hw_dbg(hw, "ixgbe_add_uc_addr Complete\n");
1353 }
1354
1355 /**
1356  *  ixgbe_update_uc_addr_list_generic - Updates MAC list of secondary addresses
1357  *  @hw: pointer to hardware structure
1358  *  @uc_list: the list of new addresses
1359  *
1360  *  The given list replaces any existing list.  Clears the secondary addrs from
1361  *  receive address registers.  Uses unused receive address registers for the
1362  *  first secondary addresses, and falls back to promiscuous mode as needed.
1363  *
1364  *  Drivers using secondary unicast addresses must set user_set_promisc when
1365  *  manually putting the device into promiscuous mode.
1366  **/
1367 s32 ixgbe_update_uc_addr_list_generic(struct ixgbe_hw *hw,
1368                                       struct list_head *uc_list)
1369 {
1370         u32 i;
1371         u32 old_promisc_setting = hw->addr_ctrl.overflow_promisc;
1372         u32 uc_addr_in_use;
1373         u32 fctrl;
1374         struct netdev_hw_addr *ha;
1375
1376         /*
1377          * Clear accounting of old secondary address list,
1378          * don't count RAR[0]
1379          */
1380         uc_addr_in_use = hw->addr_ctrl.rar_used_count - 1;
1381         hw->addr_ctrl.rar_used_count -= uc_addr_in_use;
1382         hw->addr_ctrl.overflow_promisc = 0;
1383
1384         /* Zero out the other receive addresses */
1385         hw_dbg(hw, "Clearing RAR[1-%d]\n", uc_addr_in_use + 1);
1386         for (i = 0; i < uc_addr_in_use; i++) {
1387                 IXGBE_WRITE_REG(hw, IXGBE_RAL(1+i), 0);
1388                 IXGBE_WRITE_REG(hw, IXGBE_RAH(1+i), 0);
1389         }
1390
1391         /* Add the new addresses */
1392         list_for_each_entry(ha, uc_list, list) {
1393                 hw_dbg(hw, " Adding the secondary addresses:\n");
1394                 ixgbe_add_uc_addr(hw, ha->addr, 0);
1395         }
1396
1397         if (hw->addr_ctrl.overflow_promisc) {
1398                 /* enable promisc if not already in overflow or set by user */
1399                 if (!old_promisc_setting && !hw->addr_ctrl.user_set_promisc) {
1400                         hw_dbg(hw, " Entering address overflow promisc mode\n");
1401                         fctrl = IXGBE_READ_REG(hw, IXGBE_FCTRL);
1402                         fctrl |= IXGBE_FCTRL_UPE;
1403                         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, fctrl);
1404                 }
1405         } else {
1406                 /* only disable if set by overflow, not by user */
1407                 if (old_promisc_setting && !hw->addr_ctrl.user_set_promisc) {
1408                         hw_dbg(hw, " Leaving address overflow promisc mode\n");
1409                         fctrl = IXGBE_READ_REG(hw, IXGBE_FCTRL);
1410                         fctrl &= ~IXGBE_FCTRL_UPE;
1411                         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, fctrl);
1412                 }
1413         }
1414
1415         hw_dbg(hw, "ixgbe_update_uc_addr_list_generic Complete\n");
1416         return 0;
1417 }
1418
1419 /**
1420  *  ixgbe_mta_vector - Determines bit-vector in multicast table to set
1421  *  @hw: pointer to hardware structure
1422  *  @mc_addr: the multicast address
1423  *
1424  *  Extracts the 12 bits, from a multicast address, to determine which
1425  *  bit-vector to set in the multicast table. The hardware uses 12 bits, from
1426  *  incoming rx multicast addresses, to determine the bit-vector to check in
1427  *  the MTA. Which of the 4 combination, of 12-bits, the hardware uses is set
1428  *  by the MO field of the MCSTCTRL. The MO field is set during initialization
1429  *  to mc_filter_type.
1430  **/
1431 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr)
1432 {
1433         u32 vector = 0;
1434
1435         switch (hw->mac.mc_filter_type) {
1436         case 0:   /* use bits [47:36] of the address */
1437                 vector = ((mc_addr[4] >> 4) | (((u16)mc_addr[5]) << 4));
1438                 break;
1439         case 1:   /* use bits [46:35] of the address */
1440                 vector = ((mc_addr[4] >> 3) | (((u16)mc_addr[5]) << 5));
1441                 break;
1442         case 2:   /* use bits [45:34] of the address */
1443                 vector = ((mc_addr[4] >> 2) | (((u16)mc_addr[5]) << 6));
1444                 break;
1445         case 3:   /* use bits [43:32] of the address */
1446                 vector = ((mc_addr[4]) | (((u16)mc_addr[5]) << 8));
1447                 break;
1448         default:  /* Invalid mc_filter_type */
1449                 hw_dbg(hw, "MC filter type param set incorrectly\n");
1450                 break;
1451         }
1452
1453         /* vector can only be 12-bits or boundary will be exceeded */
1454         vector &= 0xFFF;
1455         return vector;
1456 }
1457
1458 /**
1459  *  ixgbe_set_mta - Set bit-vector in multicast table
1460  *  @hw: pointer to hardware structure
1461  *  @hash_value: Multicast address hash value
1462  *
1463  *  Sets the bit-vector in the multicast table.
1464  **/
1465 static void ixgbe_set_mta(struct ixgbe_hw *hw, u8 *mc_addr)
1466 {
1467         u32 vector;
1468         u32 vector_bit;
1469         u32 vector_reg;
1470         u32 mta_reg;
1471
1472         hw->addr_ctrl.mta_in_use++;
1473
1474         vector = ixgbe_mta_vector(hw, mc_addr);
1475         hw_dbg(hw, " bit-vector = 0x%03X\n", vector);
1476
1477         /*
1478          * The MTA is a register array of 128 32-bit registers. It is treated
1479          * like an array of 4096 bits.  We want to set bit
1480          * BitArray[vector_value]. So we figure out what register the bit is
1481          * in, read it, OR in the new bit, then write back the new value.  The
1482          * register is determined by the upper 7 bits of the vector value and
1483          * the bit within that register are determined by the lower 5 bits of
1484          * the value.
1485          */
1486         vector_reg = (vector >> 5) & 0x7F;
1487         vector_bit = vector & 0x1F;
1488         mta_reg = IXGBE_READ_REG(hw, IXGBE_MTA(vector_reg));
1489         mta_reg |= (1 << vector_bit);
1490         IXGBE_WRITE_REG(hw, IXGBE_MTA(vector_reg), mta_reg);
1491 }
1492
1493 /**
1494  *  ixgbe_update_mc_addr_list_generic - Updates MAC list of multicast addresses
1495  *  @hw: pointer to hardware structure
1496  *  @mc_addr_list: the list of new multicast addresses
1497  *  @mc_addr_count: number of addresses
1498  *  @next: iterator function to walk the multicast address list
1499  *
1500  *  The given list replaces any existing list. Clears the MC addrs from receive
1501  *  address registers and the multicast table. Uses unused receive address
1502  *  registers for the first multicast addresses, and hashes the rest into the
1503  *  multicast table.
1504  **/
1505 s32 ixgbe_update_mc_addr_list_generic(struct ixgbe_hw *hw, u8 *mc_addr_list,
1506                                       u32 mc_addr_count, ixgbe_mc_addr_itr next)
1507 {
1508         u32 i;
1509         u32 vmdq;
1510
1511         /*
1512          * Set the new number of MC addresses that we are being requested to
1513          * use.
1514          */
1515         hw->addr_ctrl.num_mc_addrs = mc_addr_count;
1516         hw->addr_ctrl.mta_in_use = 0;
1517
1518         /* Clear the MTA */
1519         hw_dbg(hw, " Clearing MTA\n");
1520         for (i = 0; i < hw->mac.mcft_size; i++)
1521                 IXGBE_WRITE_REG(hw, IXGBE_MTA(i), 0);
1522
1523         /* Add the new addresses */
1524         for (i = 0; i < mc_addr_count; i++) {
1525                 hw_dbg(hw, " Adding the multicast addresses:\n");
1526                 ixgbe_set_mta(hw, next(hw, &mc_addr_list, &vmdq));
1527         }
1528
1529         /* Enable mta */
1530         if (hw->addr_ctrl.mta_in_use > 0)
1531                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL,
1532                                 IXGBE_MCSTCTRL_MFE | hw->mac.mc_filter_type);
1533
1534         hw_dbg(hw, "ixgbe_update_mc_addr_list_generic Complete\n");
1535         return 0;
1536 }
1537
1538 /**
1539  *  ixgbe_enable_mc_generic - Enable multicast address in RAR
1540  *  @hw: pointer to hardware structure
1541  *
1542  *  Enables multicast address in RAR and the use of the multicast hash table.
1543  **/
1544 s32 ixgbe_enable_mc_generic(struct ixgbe_hw *hw)
1545 {
1546         u32 i;
1547         u32 rar_entries = hw->mac.num_rar_entries;
1548         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
1549
1550         if (a->mc_addr_in_rar_count > 0)
1551                 for (i = (rar_entries - a->mc_addr_in_rar_count);
1552                      i < rar_entries; i++)
1553                         ixgbe_enable_rar(hw, i);
1554
1555         if (a->mta_in_use > 0)
1556                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, IXGBE_MCSTCTRL_MFE |
1557                                 hw->mac.mc_filter_type);
1558
1559         return 0;
1560 }
1561
1562 /**
1563  *  ixgbe_disable_mc_generic - Disable multicast address in RAR
1564  *  @hw: pointer to hardware structure
1565  *
1566  *  Disables multicast address in RAR and the use of the multicast hash table.
1567  **/
1568 s32 ixgbe_disable_mc_generic(struct ixgbe_hw *hw)
1569 {
1570         u32 i;
1571         u32 rar_entries = hw->mac.num_rar_entries;
1572         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
1573
1574         if (a->mc_addr_in_rar_count > 0)
1575                 for (i = (rar_entries - a->mc_addr_in_rar_count);
1576                      i < rar_entries; i++)
1577                         ixgbe_disable_rar(hw, i);
1578
1579         if (a->mta_in_use > 0)
1580                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
1581
1582         return 0;
1583 }
1584
1585 /**
1586  *  ixgbe_fc_enable_generic - Enable flow control
1587  *  @hw: pointer to hardware structure
1588  *  @packetbuf_num: packet buffer number (0-7)
1589  *
1590  *  Enable flow control according to the current settings.
1591  **/
1592 s32 ixgbe_fc_enable_generic(struct ixgbe_hw *hw, s32 packetbuf_num)
1593 {
1594         s32 ret_val = 0;
1595         u32 mflcn_reg, fccfg_reg;
1596         u32 reg;
1597         u32 rx_pba_size;
1598
1599 #ifdef CONFIG_DCB
1600         if (hw->fc.requested_mode == ixgbe_fc_pfc)
1601                 goto out;
1602
1603 #endif /* CONFIG_DCB */
1604         /* Negotiate the fc mode to use */
1605         ret_val = ixgbe_fc_autoneg(hw);
1606         if (ret_val)
1607                 goto out;
1608
1609         /* Disable any previous flow control settings */
1610         mflcn_reg = IXGBE_READ_REG(hw, IXGBE_MFLCN);
1611         mflcn_reg &= ~(IXGBE_MFLCN_RFCE | IXGBE_MFLCN_RPFCE);
1612
1613         fccfg_reg = IXGBE_READ_REG(hw, IXGBE_FCCFG);
1614         fccfg_reg &= ~(IXGBE_FCCFG_TFCE_802_3X | IXGBE_FCCFG_TFCE_PRIORITY);
1615
1616         /*
1617          * The possible values of fc.current_mode are:
1618          * 0: Flow control is completely disabled
1619          * 1: Rx flow control is enabled (we can receive pause frames,
1620          *    but not send pause frames).
1621          * 2: Tx flow control is enabled (we can send pause frames but
1622          *    we do not support receiving pause frames).
1623          * 3: Both Rx and Tx flow control (symmetric) are enabled.
1624          * 4: Priority Flow Control is enabled.
1625          * other: Invalid.
1626          */
1627         switch (hw->fc.current_mode) {
1628         case ixgbe_fc_none:
1629                 /*
1630                  * Flow control is disabled by software override or autoneg.
1631                  * The code below will actually disable it in the HW.
1632                  */
1633                 break;
1634         case ixgbe_fc_rx_pause:
1635                 /*
1636                  * Rx Flow control is enabled and Tx Flow control is
1637                  * disabled by software override. Since there really
1638                  * isn't a way to advertise that we are capable of RX
1639                  * Pause ONLY, we will advertise that we support both
1640                  * symmetric and asymmetric Rx PAUSE.  Later, we will
1641                  * disable the adapter's ability to send PAUSE frames.
1642                  */
1643                 mflcn_reg |= IXGBE_MFLCN_RFCE;
1644                 break;
1645         case ixgbe_fc_tx_pause:
1646                 /*
1647                  * Tx Flow control is enabled, and Rx Flow control is
1648                  * disabled by software override.
1649                  */
1650                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
1651                 break;
1652         case ixgbe_fc_full:
1653                 /* Flow control (both Rx and Tx) is enabled by SW override. */
1654                 mflcn_reg |= IXGBE_MFLCN_RFCE;
1655                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
1656                 break;
1657 #ifdef CONFIG_DCB
1658         case ixgbe_fc_pfc:
1659                 goto out;
1660                 break;
1661 #endif /* CONFIG_DCB */
1662         default:
1663                 hw_dbg(hw, "Flow control param set incorrectly\n");
1664                 ret_val = IXGBE_ERR_CONFIG;
1665                 goto out;
1666                 break;
1667         }
1668
1669         /* Set 802.3x based flow control settings. */
1670         mflcn_reg |= IXGBE_MFLCN_DPF;
1671         IXGBE_WRITE_REG(hw, IXGBE_MFLCN, mflcn_reg);
1672         IXGBE_WRITE_REG(hw, IXGBE_FCCFG, fccfg_reg);
1673
1674         reg = IXGBE_READ_REG(hw, IXGBE_MTQC);
1675         /* Thresholds are different for link flow control when in DCB mode */
1676         if (reg & IXGBE_MTQC_RT_ENA) {
1677                 rx_pba_size = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(packetbuf_num));
1678
1679                 /* Always disable XON for LFC when in DCB mode */
1680                 reg = (rx_pba_size >> 5) & 0xFFE0;
1681                 IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(packetbuf_num), reg);
1682
1683                 reg = (rx_pba_size >> 2) & 0xFFE0;
1684                 if (hw->fc.current_mode & ixgbe_fc_tx_pause)
1685                         reg |= IXGBE_FCRTH_FCEN;
1686                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH_82599(packetbuf_num), reg);
1687         } else {
1688                 /*
1689                  * Set up and enable Rx high/low water mark thresholds,
1690                  * enable XON.
1691                  */
1692                 if (hw->fc.current_mode & ixgbe_fc_tx_pause) {
1693                         if (hw->fc.send_xon) {
1694                                 IXGBE_WRITE_REG(hw,
1695                                               IXGBE_FCRTL_82599(packetbuf_num),
1696                                               (hw->fc.low_water |
1697                                               IXGBE_FCRTL_XONE));
1698                         } else {
1699                                 IXGBE_WRITE_REG(hw,
1700                                               IXGBE_FCRTL_82599(packetbuf_num),
1701                                               hw->fc.low_water);
1702                         }
1703
1704                         IXGBE_WRITE_REG(hw, IXGBE_FCRTH_82599(packetbuf_num),
1705                                        (hw->fc.high_water | IXGBE_FCRTH_FCEN));
1706                 }
1707         }
1708
1709         /* Configure pause time (2 TCs per register) */
1710         reg = IXGBE_READ_REG(hw, IXGBE_FCTTV(packetbuf_num / 2));
1711         if ((packetbuf_num & 1) == 0)
1712                 reg = (reg & 0xFFFF0000) | hw->fc.pause_time;
1713         else
1714                 reg = (reg & 0x0000FFFF) | (hw->fc.pause_time << 16);
1715         IXGBE_WRITE_REG(hw, IXGBE_FCTTV(packetbuf_num / 2), reg);
1716
1717         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, (hw->fc.pause_time >> 1));
1718
1719 out:
1720         return ret_val;
1721 }
1722
1723 /**
1724  *  ixgbe_fc_autoneg - Configure flow control
1725  *  @hw: pointer to hardware structure
1726  *
1727  *  Compares our advertised flow control capabilities to those advertised by
1728  *  our link partner, and determines the proper flow control mode to use.
1729  **/
1730 s32 ixgbe_fc_autoneg(struct ixgbe_hw *hw)
1731 {
1732         s32 ret_val = 0;
1733         ixgbe_link_speed speed;
1734         u32 pcs_anadv_reg, pcs_lpab_reg, linkstat;
1735         u32 links2, anlp1_reg, autoc_reg, links;
1736         bool link_up;
1737
1738         /*
1739          * AN should have completed when the cable was plugged in.
1740          * Look for reasons to bail out.  Bail out if:
1741          * - FC autoneg is disabled, or if
1742          * - link is not up.
1743          *
1744          * Since we're being called from an LSC, link is already known to be up.
1745          * So use link_up_wait_to_complete=false.
1746          */
1747         hw->mac.ops.check_link(hw, &speed, &link_up, false);
1748
1749         if (hw->fc.disable_fc_autoneg || (!link_up)) {
1750                 hw->fc.fc_was_autonegged = false;
1751                 hw->fc.current_mode = hw->fc.requested_mode;
1752                 goto out;
1753         }
1754
1755         /*
1756          * On backplane, bail out if
1757          * - backplane autoneg was not completed, or if
1758          * - we are 82599 and link partner is not AN enabled
1759          */
1760         if (hw->phy.media_type == ixgbe_media_type_backplane) {
1761                 links = IXGBE_READ_REG(hw, IXGBE_LINKS);
1762                 if ((links & IXGBE_LINKS_KX_AN_COMP) == 0) {
1763                         hw->fc.fc_was_autonegged = false;
1764                         hw->fc.current_mode = hw->fc.requested_mode;
1765                         goto out;
1766                 }
1767
1768                 if (hw->mac.type == ixgbe_mac_82599EB) {
1769                         links2 = IXGBE_READ_REG(hw, IXGBE_LINKS2);
1770                         if ((links2 & IXGBE_LINKS2_AN_SUPPORTED) == 0) {
1771                                 hw->fc.fc_was_autonegged = false;
1772                                 hw->fc.current_mode = hw->fc.requested_mode;
1773                                 goto out;
1774                         }
1775                 }
1776         }
1777
1778         /*
1779          * On multispeed fiber at 1g, bail out if
1780          * - link is up but AN did not complete, or if
1781          * - link is up and AN completed but timed out
1782          */
1783         if (hw->phy.multispeed_fiber && (speed == IXGBE_LINK_SPEED_1GB_FULL)) {
1784                 linkstat = IXGBE_READ_REG(hw, IXGBE_PCS1GLSTA);
1785                 if (((linkstat & IXGBE_PCS1GLSTA_AN_COMPLETE) == 0) ||
1786                     ((linkstat & IXGBE_PCS1GLSTA_AN_TIMED_OUT) == 1)) {
1787                         hw->fc.fc_was_autonegged = false;
1788                         hw->fc.current_mode = hw->fc.requested_mode;
1789                         goto out;
1790                 }
1791         }
1792
1793         /*
1794          * Bail out on
1795          * - copper or CX4 adapters
1796          * - fiber adapters running at 10gig
1797          */
1798         if ((hw->phy.media_type == ixgbe_media_type_copper) ||
1799              (hw->phy.media_type == ixgbe_media_type_cx4) ||
1800              ((hw->phy.media_type == ixgbe_media_type_fiber) &&
1801              (speed == IXGBE_LINK_SPEED_10GB_FULL))) {
1802                 hw->fc.fc_was_autonegged = false;
1803                 hw->fc.current_mode = hw->fc.requested_mode;
1804                 goto out;
1805         }
1806
1807         /*
1808          * Read the AN advertisement and LP ability registers and resolve
1809          * local flow control settings accordingly
1810          */
1811         if ((speed == IXGBE_LINK_SPEED_1GB_FULL) &&
1812             (hw->phy.media_type != ixgbe_media_type_backplane)) {
1813                 pcs_anadv_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
1814                 pcs_lpab_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANLP);
1815                 if ((pcs_anadv_reg & IXGBE_PCS1GANA_SYM_PAUSE) &&
1816                     (pcs_lpab_reg & IXGBE_PCS1GANA_SYM_PAUSE)) {
1817                         /*
1818                          * Now we need to check if the user selected Rx ONLY
1819                          * of pause frames.  In this case, we had to advertise
1820                          * FULL flow control because we could not advertise RX
1821                          * ONLY. Hence, we must now check to see if we need to
1822                          * turn OFF the TRANSMISSION of PAUSE frames.
1823                          */
1824                         if (hw->fc.requested_mode == ixgbe_fc_full) {
1825                                 hw->fc.current_mode = ixgbe_fc_full;
1826                                 hw_dbg(hw, "Flow Control = FULL.\n");
1827                         } else {
1828                                 hw->fc.current_mode = ixgbe_fc_rx_pause;
1829                                 hw_dbg(hw, "Flow Control=RX PAUSE only\n");
1830                         }
1831                 } else if (!(pcs_anadv_reg & IXGBE_PCS1GANA_SYM_PAUSE) &&
1832                            (pcs_anadv_reg & IXGBE_PCS1GANA_ASM_PAUSE) &&
1833                            (pcs_lpab_reg & IXGBE_PCS1GANA_SYM_PAUSE) &&
1834                            (pcs_lpab_reg & IXGBE_PCS1GANA_ASM_PAUSE)) {
1835                         hw->fc.current_mode = ixgbe_fc_tx_pause;
1836                         hw_dbg(hw, "Flow Control = TX PAUSE frames only.\n");
1837                 } else if ((pcs_anadv_reg & IXGBE_PCS1GANA_SYM_PAUSE) &&
1838                            (pcs_anadv_reg & IXGBE_PCS1GANA_ASM_PAUSE) &&
1839                            !(pcs_lpab_reg & IXGBE_PCS1GANA_SYM_PAUSE) &&
1840                            (pcs_lpab_reg & IXGBE_PCS1GANA_ASM_PAUSE)) {
1841                         hw->fc.current_mode = ixgbe_fc_rx_pause;
1842                         hw_dbg(hw, "Flow Control = RX PAUSE frames only.\n");
1843                 } else {
1844                         hw->fc.current_mode = ixgbe_fc_none;
1845                         hw_dbg(hw, "Flow Control = NONE.\n");
1846                 }
1847         }
1848
1849         if (hw->phy.media_type == ixgbe_media_type_backplane) {
1850                 /*
1851                  * Read the 10g AN autoc and LP ability registers and resolve
1852                  * local flow control settings accordingly
1853                  */
1854                 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
1855                 anlp1_reg = IXGBE_READ_REG(hw, IXGBE_ANLP1);
1856
1857                 if ((autoc_reg & IXGBE_AUTOC_SYM_PAUSE) &&
1858                     (anlp1_reg & IXGBE_ANLP1_SYM_PAUSE)) {
1859                         /*
1860                          * Now we need to check if the user selected Rx ONLY
1861                          * of pause frames.  In this case, we had to advertise
1862                          * FULL flow control because we could not advertise RX
1863                          * ONLY. Hence, we must now check to see if we need to
1864                          * turn OFF the TRANSMISSION of PAUSE frames.
1865                          */
1866                         if (hw->fc.requested_mode == ixgbe_fc_full) {
1867                                 hw->fc.current_mode = ixgbe_fc_full;
1868                                 hw_dbg(hw, "Flow Control = FULL.\n");
1869                         } else {
1870                                 hw->fc.current_mode = ixgbe_fc_rx_pause;
1871                                 hw_dbg(hw, "Flow Control=RX PAUSE only\n");
1872                         }
1873                 } else if (!(autoc_reg & IXGBE_AUTOC_SYM_PAUSE) &&
1874                            (autoc_reg & IXGBE_AUTOC_ASM_PAUSE) &&
1875                            (anlp1_reg & IXGBE_ANLP1_SYM_PAUSE) &&
1876                            (anlp1_reg & IXGBE_ANLP1_ASM_PAUSE)) {
1877                         hw->fc.current_mode = ixgbe_fc_tx_pause;
1878                         hw_dbg(hw, "Flow Control = TX PAUSE frames only.\n");
1879                 } else if ((autoc_reg & IXGBE_AUTOC_SYM_PAUSE) &&
1880                            (autoc_reg & IXGBE_AUTOC_ASM_PAUSE) &&
1881                            !(anlp1_reg & IXGBE_ANLP1_SYM_PAUSE) &&
1882                            (anlp1_reg & IXGBE_ANLP1_ASM_PAUSE)) {
1883                         hw->fc.current_mode = ixgbe_fc_rx_pause;
1884                         hw_dbg(hw, "Flow Control = RX PAUSE frames only.\n");
1885                 } else {
1886                         hw->fc.current_mode = ixgbe_fc_none;
1887                         hw_dbg(hw, "Flow Control = NONE.\n");
1888                 }
1889         }
1890         /* Record that current_mode is the result of a successful autoneg */
1891         hw->fc.fc_was_autonegged = true;
1892
1893 out:
1894         return ret_val;
1895 }
1896
1897 /**
1898  *  ixgbe_setup_fc - Set up flow control
1899  *  @hw: pointer to hardware structure
1900  *
1901  *  Called at init time to set up flow control.
1902  **/
1903 static s32 ixgbe_setup_fc(struct ixgbe_hw *hw, s32 packetbuf_num)
1904 {
1905         s32 ret_val = 0;
1906         u32 reg;
1907
1908 #ifdef CONFIG_DCB
1909         if (hw->fc.requested_mode == ixgbe_fc_pfc) {
1910                 hw->fc.current_mode = hw->fc.requested_mode;
1911                 goto out;
1912         }
1913
1914 #endif
1915         /* Validate the packetbuf configuration */
1916         if (packetbuf_num < 0 || packetbuf_num > 7) {
1917                 hw_dbg(hw, "Invalid packet buffer number [%d], expected range "
1918                        "is 0-7\n", packetbuf_num);
1919                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
1920                 goto out;
1921         }
1922
1923         /*
1924          * Validate the water mark configuration.  Zero water marks are invalid
1925          * because it causes the controller to just blast out fc packets.
1926          */
1927         if (!hw->fc.low_water || !hw->fc.high_water || !hw->fc.pause_time) {
1928                 hw_dbg(hw, "Invalid water mark configuration\n");
1929                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
1930                 goto out;
1931         }
1932
1933         /*
1934          * Validate the requested mode.  Strict IEEE mode does not allow
1935          * ixgbe_fc_rx_pause because it will cause us to fail at UNH.
1936          */
1937         if (hw->fc.strict_ieee && hw->fc.requested_mode == ixgbe_fc_rx_pause) {
1938                 hw_dbg(hw, "ixgbe_fc_rx_pause not valid in strict "
1939                        "IEEE mode\n");
1940                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
1941                 goto out;
1942         }
1943
1944         /*
1945          * 10gig parts do not have a word in the EEPROM to determine the
1946          * default flow control setting, so we explicitly set it to full.
1947          */
1948         if (hw->fc.requested_mode == ixgbe_fc_default)
1949                 hw->fc.requested_mode = ixgbe_fc_full;
1950
1951         /*
1952          * Set up the 1G flow control advertisement registers so the HW will be
1953          * able to do fc autoneg once the cable is plugged in.  If we end up
1954          * using 10g instead, this is harmless.
1955          */
1956         reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
1957
1958         /*
1959          * The possible values of fc.requested_mode are:
1960          * 0: Flow control is completely disabled
1961          * 1: Rx flow control is enabled (we can receive pause frames,
1962          *    but not send pause frames).
1963          * 2: Tx flow control is enabled (we can send pause frames but
1964          *    we do not support receiving pause frames).
1965          * 3: Both Rx and Tx flow control (symmetric) are enabled.
1966 #ifdef CONFIG_DCB
1967          * 4: Priority Flow Control is enabled.
1968 #endif
1969          * other: Invalid.
1970          */
1971         switch (hw->fc.requested_mode) {
1972         case ixgbe_fc_none:
1973                 /* Flow control completely disabled by software override. */
1974                 reg &= ~(IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE);
1975                 break;
1976         case ixgbe_fc_rx_pause:
1977                 /*
1978                  * Rx Flow control is enabled and Tx Flow control is
1979                  * disabled by software override. Since there really
1980                  * isn't a way to advertise that we are capable of RX
1981                  * Pause ONLY, we will advertise that we support both
1982                  * symmetric and asymmetric Rx PAUSE.  Later, we will
1983                  * disable the adapter's ability to send PAUSE frames.
1984                  */
1985                 reg |= (IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE);
1986                 break;
1987         case ixgbe_fc_tx_pause:
1988                 /*
1989                  * Tx Flow control is enabled, and Rx Flow control is
1990                  * disabled by software override.
1991                  */
1992                 reg |= (IXGBE_PCS1GANA_ASM_PAUSE);
1993                 reg &= ~(IXGBE_PCS1GANA_SYM_PAUSE);
1994                 break;
1995         case ixgbe_fc_full:
1996                 /* Flow control (both Rx and Tx) is enabled by SW override. */
1997                 reg |= (IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE);
1998                 break;
1999 #ifdef CONFIG_DCB
2000         case ixgbe_fc_pfc:
2001                 goto out;
2002                 break;
2003 #endif /* CONFIG_DCB */
2004         default:
2005                 hw_dbg(hw, "Flow control param set incorrectly\n");
2006                 ret_val = IXGBE_ERR_CONFIG;
2007                 goto out;
2008                 break;
2009         }
2010
2011         IXGBE_WRITE_REG(hw, IXGBE_PCS1GANA, reg);
2012         reg = IXGBE_READ_REG(hw, IXGBE_PCS1GLCTL);
2013
2014         /* Disable AN timeout */
2015         if (hw->fc.strict_ieee)
2016                 reg &= ~IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN;
2017
2018         IXGBE_WRITE_REG(hw, IXGBE_PCS1GLCTL, reg);
2019         hw_dbg(hw, "Set up FC; PCS1GLCTL = 0x%08X\n", reg);
2020
2021         /*
2022          * Set up the 10G flow control advertisement registers so the HW
2023          * can do fc autoneg once the cable is plugged in.  If we end up
2024          * using 1g instead, this is harmless.
2025          */
2026         reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2027
2028         /*
2029          * The possible values of fc.requested_mode are:
2030          * 0: Flow control is completely disabled
2031          * 1: Rx flow control is enabled (we can receive pause frames,
2032          *    but not send pause frames).
2033          * 2: Tx flow control is enabled (we can send pause frames but
2034          *    we do not support receiving pause frames).
2035          * 3: Both Rx and Tx flow control (symmetric) are enabled.
2036          * other: Invalid.
2037          */
2038         switch (hw->fc.requested_mode) {
2039         case ixgbe_fc_none:
2040                 /* Flow control completely disabled by software override. */
2041                 reg &= ~(IXGBE_AUTOC_SYM_PAUSE | IXGBE_AUTOC_ASM_PAUSE);
2042                 break;
2043         case ixgbe_fc_rx_pause:
2044                 /*
2045                  * Rx Flow control is enabled and Tx Flow control is
2046                  * disabled by software override. Since there really
2047                  * isn't a way to advertise that we are capable of RX
2048                  * Pause ONLY, we will advertise that we support both
2049                  * symmetric and asymmetric Rx PAUSE.  Later, we will
2050                  * disable the adapter's ability to send PAUSE frames.
2051                  */
2052                 reg |= (IXGBE_AUTOC_SYM_PAUSE | IXGBE_AUTOC_ASM_PAUSE);
2053                 break;
2054         case ixgbe_fc_tx_pause:
2055                 /*
2056                  * Tx Flow control is enabled, and Rx Flow control is
2057                  * disabled by software override.
2058                  */
2059                 reg |= (IXGBE_AUTOC_ASM_PAUSE);
2060                 reg &= ~(IXGBE_AUTOC_SYM_PAUSE);
2061                 break;
2062         case ixgbe_fc_full:
2063                 /* Flow control (both Rx and Tx) is enabled by SW override. */
2064                 reg |= (IXGBE_AUTOC_SYM_PAUSE | IXGBE_AUTOC_ASM_PAUSE);
2065                 break;
2066 #ifdef CONFIG_DCB
2067         case ixgbe_fc_pfc:
2068                 goto out;
2069                 break;
2070 #endif /* CONFIG_DCB */
2071         default:
2072                 hw_dbg(hw, "Flow control param set incorrectly\n");
2073                 ret_val = IXGBE_ERR_CONFIG;
2074                 goto out;
2075                 break;
2076         }
2077         /*
2078          * AUTOC restart handles negotiation of 1G and 10G. There is
2079          * no need to set the PCS1GCTL register.
2080          */
2081         reg |= IXGBE_AUTOC_AN_RESTART;
2082         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, reg);
2083         hw_dbg(hw, "Set up FC; IXGBE_AUTOC = 0x%08X\n", reg);
2084
2085 out:
2086         return ret_val;
2087 }
2088
2089 /**
2090  *  ixgbe_disable_pcie_master - Disable PCI-express master access
2091  *  @hw: pointer to hardware structure
2092  *
2093  *  Disables PCI-Express master access and verifies there are no pending
2094  *  requests. IXGBE_ERR_MASTER_REQUESTS_PENDING is returned if master disable
2095  *  bit hasn't caused the master requests to be disabled, else 0
2096  *  is returned signifying master requests disabled.
2097  **/
2098 s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw)
2099 {
2100         u32 i;
2101         u32 reg_val;
2102         u32 number_of_queues;
2103         s32 status = IXGBE_ERR_MASTER_REQUESTS_PENDING;
2104
2105         /* Disable the receive unit by stopping each queue */
2106         number_of_queues = hw->mac.max_rx_queues;
2107         for (i = 0; i < number_of_queues; i++) {
2108                 reg_val = IXGBE_READ_REG(hw, IXGBE_RXDCTL(i));
2109                 if (reg_val & IXGBE_RXDCTL_ENABLE) {
2110                         reg_val &= ~IXGBE_RXDCTL_ENABLE;
2111                         IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(i), reg_val);
2112                 }
2113         }
2114
2115         reg_val = IXGBE_READ_REG(hw, IXGBE_CTRL);
2116         reg_val |= IXGBE_CTRL_GIO_DIS;
2117         IXGBE_WRITE_REG(hw, IXGBE_CTRL, reg_val);
2118
2119         for (i = 0; i < IXGBE_PCI_MASTER_DISABLE_TIMEOUT; i++) {
2120                 if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO)) {
2121                         status = 0;
2122                         break;
2123                 }
2124                 udelay(100);
2125         }
2126
2127         return status;
2128 }
2129
2130
2131 /**
2132  *  ixgbe_acquire_swfw_sync - Acquire SWFW semaphore
2133  *  @hw: pointer to hardware structure
2134  *  @mask: Mask to specify which semaphore to acquire
2135  *
2136  *  Acquires the SWFW semaphore thought the GSSR register for the specified
2137  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2138  **/
2139 s32 ixgbe_acquire_swfw_sync(struct ixgbe_hw *hw, u16 mask)
2140 {
2141         u32 gssr;
2142         u32 swmask = mask;
2143         u32 fwmask = mask << 5;
2144         s32 timeout = 200;
2145
2146         while (timeout) {
2147                 if (ixgbe_get_eeprom_semaphore(hw))
2148                         return IXGBE_ERR_SWFW_SYNC;
2149
2150                 gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2151                 if (!(gssr & (fwmask | swmask)))
2152                         break;
2153
2154                 /*
2155                  * Firmware currently using resource (fwmask) or other software
2156                  * thread currently using resource (swmask)
2157                  */
2158                 ixgbe_release_eeprom_semaphore(hw);
2159                 msleep(5);
2160                 timeout--;
2161         }
2162
2163         if (!timeout) {
2164                 hw_dbg(hw, "Driver can't access resource, GSSR timeout.\n");
2165                 return IXGBE_ERR_SWFW_SYNC;
2166         }
2167
2168         gssr |= swmask;
2169         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2170
2171         ixgbe_release_eeprom_semaphore(hw);
2172         return 0;
2173 }
2174
2175 /**
2176  *  ixgbe_release_swfw_sync - Release SWFW semaphore
2177  *  @hw: pointer to hardware structure
2178  *  @mask: Mask to specify which semaphore to release
2179  *
2180  *  Releases the SWFW semaphore thought the GSSR register for the specified
2181  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2182  **/
2183 void ixgbe_release_swfw_sync(struct ixgbe_hw *hw, u16 mask)
2184 {
2185         u32 gssr;
2186         u32 swmask = mask;
2187
2188         ixgbe_get_eeprom_semaphore(hw);
2189
2190         gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2191         gssr &= ~swmask;
2192         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2193
2194         ixgbe_release_eeprom_semaphore(hw);
2195 }
2196
2197 /**
2198  *  ixgbe_enable_rx_dma_generic - Enable the Rx DMA unit
2199  *  @hw: pointer to hardware structure
2200  *  @regval: register value to write to RXCTRL
2201  *
2202  *  Enables the Rx DMA unit
2203  **/
2204 s32 ixgbe_enable_rx_dma_generic(struct ixgbe_hw *hw, u32 regval)
2205 {
2206         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, regval);
2207
2208         return 0;
2209 }
2210
2211 /**
2212  *  ixgbe_blink_led_start_generic - Blink LED based on index.
2213  *  @hw: pointer to hardware structure
2214  *  @index: led number to blink
2215  **/
2216 s32 ixgbe_blink_led_start_generic(struct ixgbe_hw *hw, u32 index)
2217 {
2218         ixgbe_link_speed speed = 0;
2219         bool link_up = 0;
2220         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2221         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2222
2223         /*
2224          * Link must be up to auto-blink the LEDs;
2225          * Force it if link is down.
2226          */
2227         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2228
2229         if (!link_up) {
2230                 autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2231                 autoc_reg |= IXGBE_AUTOC_FLU;
2232                 IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
2233                 msleep(10);
2234         }
2235
2236         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2237         led_reg |= IXGBE_LED_BLINK(index);
2238         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2239         IXGBE_WRITE_FLUSH(hw);
2240
2241         return 0;
2242 }
2243
2244 /**
2245  *  ixgbe_blink_led_stop_generic - Stop blinking LED based on index.
2246  *  @hw: pointer to hardware structure
2247  *  @index: led number to stop blinking
2248  **/
2249 s32 ixgbe_blink_led_stop_generic(struct ixgbe_hw *hw, u32 index)
2250 {
2251         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2252         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2253
2254         autoc_reg &= ~IXGBE_AUTOC_FLU;
2255         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2256         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, autoc_reg);
2257
2258         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2259         led_reg &= ~IXGBE_LED_BLINK(index);
2260         led_reg |= IXGBE_LED_LINK_ACTIVE << IXGBE_LED_MODE_SHIFT(index);
2261         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2262         IXGBE_WRITE_FLUSH(hw);
2263
2264         return 0;
2265 }