SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publically available from Intel web site. Errata documentation
  42  * is also publically available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The orginal Triton
  47  * series chipsets do _not_ support independant device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independant timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *
  76  * Should have been BIOS fixed:
  77  *      450NX:  errata #19      - DMA hangs on old 450NX
  78  *      450NX:  errata #20      - DMA hangs on old 450NX
  79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  80  *      ICH3    errata #15      - IDE deadlock under high load
  81  *                                (BIOS must set dev 31 fn 0 bit 23)
  82  *      ICH3    errata #18      - Don't use native mode
  83  */
  84
  85 #include <linux/kernel.h>
  86 #include <linux/module.h>
  87 #include <linux/pci.h>
  88 #include <linux/init.h>
  89 #include <linux/blkdev.h>
  90 #include <linux/delay.h>
  91 #include <linux/device.h>
  92 #include <scsi/scsi_host.h>
  93 #include <linux/libata.h>
  94 #include <linux/dmi.h>
  95
  96 #define DRV_NAME        "ata_piix"
  97 #define DRV_VERSION     "2.12"
  98
  99 enum {
 100         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 101         ICH5_PMR                = 0x90, /* port mapping register */
 102         ICH5_PCS                = 0x92, /* port control and status */
 103         PIIX_SIDPR_BAR          = 5,
 104         PIIX_SIDPR_LEN          = 16,
 105         PIIX_SIDPR_IDX          = 0,
 106         PIIX_SIDPR_DATA         = 4,
 107
 108         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 109         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
 110
 111         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 112         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 113
 114         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 115         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 116
 117         /* constants for mapping table */
 118         P0                      = 0,  /* port 0 */
 119         P1                      = 1,  /* port 1 */
 120         P2                      = 2,  /* port 2 */
 121         P3                      = 3,  /* port 3 */
 122         IDE                     = -1, /* IDE */
 123         NA                      = -2, /* not avaliable */
 124         RV                      = -3, /* reserved */
 125
 126         PIIX_AHCI_DEVICE        = 6,
 127
 128         /* host->flags bits */
 129         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 130 };
 131
 132 enum piix_controller_ids {
 133         /* controller IDs */
 134         piix_pata_mwdma,        /* PIIX3 MWDMA only */
 135         piix_pata_33,           /* PIIX4 at 33Mhz */
 136         ich_pata_33,            /* ICH up to UDMA 33 only */
 137         ich_pata_66,            /* ICH up to 66 Mhz */
 138         ich_pata_100,           /* ICH up to UDMA 100 */
 139         ich5_sata,
 140         ich6_sata,
 141         ich6m_sata,
 142         ich8_sata,
 143         ich8_2port_sata,
 144         ich8m_apple_sata,       /* locks up on second port enable */
 145         tolapai_sata,
 146         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
 147 };
 148
 149 struct piix_map_db {
 150         const u32 mask;
 151         const u16 port_enable;
 152         const int map[][4];
 153 };
 154
 155 struct piix_host_priv {
 156         const int *map;
 157         void __iomem *sidpr;
 158 };
 159
 160 static int piix_init_one(struct pci_dev *pdev,
 161                          const struct pci_device_id *ent);
 162 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
 163 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
 164 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 165 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 166 static int ich_pata_cable_detect(struct ata_port *ap);
 167 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
 168 static int piix_sidpr_scr_read(struct ata_link *link,
 169                                unsigned int reg, u32 *val);
 170 static int piix_sidpr_scr_write(struct ata_link *link,
 171                                 unsigned int reg, u32 val);
 172 #ifdef CONFIG_PM
 173 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 174 static int piix_pci_device_resume(struct pci_dev *pdev);
 175 #endif
 176
 177 static unsigned int in_module_init = 1;
 178
 179 static const struct pci_device_id piix_pci_tbl[] = {
 180         /* Intel PIIX3 for the 430HX etc */
 181         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 182         /* VMware ICH4 */
 183         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
 184         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 185         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 186         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 187         /* Intel PIIX4 */
 188         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 189         /* Intel PIIX4 */
 190         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 191         /* Intel PIIX */
 192         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 193         /* Intel ICH (i810, i815, i840) UDMA 66*/
 194         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 195         /* Intel ICH0 : UDMA 33*/
 196         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 197         /* Intel ICH2M */
 198         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 199         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 200         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 201         /*  Intel ICH3M */
 202         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 203         /* Intel ICH3 (E7500/1) UDMA 100 */
 204         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 205         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 206         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 207         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 208         /* Intel ICH5 */
 209         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 210         /* C-ICH (i810E2) */
 211         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 212         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 213         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 214         /* ICH6 (and 6) (i915) UDMA 100 */
 215         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 216         /* ICH7/7-R (i945, i975) UDMA 100*/
 217         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 218         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 219         /* ICH8 Mobile PATA Controller */
 220         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 221
 222         /* NOTE: The following PCI ids must be kept in sync with the
 223          * list in drivers/pci/quirks.c.
 224          */
 225
 226         /* 82801EB (ICH5) */
 227         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 228         /* 82801EB (ICH5) */
 229         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 230         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 231         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 232         /* 6300ESB pretending RAID */
 233         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 234         /* 82801FB/FW (ICH6/ICH6W) */
 235         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 236         /* 82801FR/FRW (ICH6R/ICH6RW) */
 237         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 238         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
 239          * Attach iff the controller is in IDE mode. */
 240         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
 241           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata },
 242         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 243         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 244         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 245         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata },
 246         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 247         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 248         /* SATA Controller 1 IDE (ICH8) */
 249         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 250         /* SATA Controller 2 IDE (ICH8) */
 251         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 252         /* Mobile SATA Controller IDE (ICH8M), Apple */
 253         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata },
 254         { 0x8086, 0x2828, 0x106b, 0x00a1, 0, 0, ich8m_apple_sata },
 255         { 0x8086, 0x2828, 0x106b, 0x00a3, 0, 0, ich8m_apple_sata },
 256         /* Mobile SATA Controller IDE (ICH8M) */
 257         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 258         /* SATA Controller IDE (ICH9) */
 259         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 260         /* SATA Controller IDE (ICH9) */
 261         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 262         /* SATA Controller IDE (ICH9) */
 263         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 264         /* SATA Controller IDE (ICH9M) */
 265         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 266         /* SATA Controller IDE (ICH9M) */
 267         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 268         /* SATA Controller IDE (ICH9M) */
 269         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 270         /* SATA Controller IDE (Tolapai) */
 271         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata },
 272         /* SATA Controller IDE (ICH10) */
 273         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 274         /* SATA Controller IDE (ICH10) */
 275         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 276         /* SATA Controller IDE (ICH10) */
 277         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 278         /* SATA Controller IDE (ICH10) */
 279         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 280         /* SATA Controller IDE (PCH) */
 281         { 0x8086, 0x3b20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 282         /* SATA Controller IDE (PCH) */
 283         { 0x8086, 0x3b26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 284         /* SATA Controller IDE (PCH) */
 285         { 0x8086, 0x3b2d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 286         /* SATA Controller IDE (PCH) */
 287         { 0x8086, 0x3b2e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
 288
 289         { }     /* terminate list */
 290 };
 291
 292 static struct pci_driver piix_pci_driver = {
 293         .name                   = DRV_NAME,
 294         .id_table               = piix_pci_tbl,
 295         .probe                  = piix_init_one,
 296         .remove                 = ata_pci_remove_one,
 297 #ifdef CONFIG_PM
 298         .suspend                = piix_pci_device_suspend,
 299         .resume                 = piix_pci_device_resume,
 300 #endif
 301 };
 302
 303 static struct scsi_host_template piix_sht = {
 304         ATA_BMDMA_SHT(DRV_NAME),
 305 };
 306
 307 static struct ata_port_operations piix_pata_ops = {
 308         .inherits               = &ata_bmdma_port_ops,
 309         .cable_detect           = ata_cable_40wire,
 310         .set_piomode            = piix_set_piomode,
 311         .set_dmamode            = piix_set_dmamode,
 312         .prereset               = piix_pata_prereset,
 313 };
 314
 315 static struct ata_port_operations piix_vmw_ops = {
 316         .inherits               = &piix_pata_ops,
 317         .bmdma_status           = piix_vmw_bmdma_status,
 318 };
 319
 320 static struct ata_port_operations ich_pata_ops = {
 321         .inherits               = &piix_pata_ops,
 322         .cable_detect           = ich_pata_cable_detect,
 323         .set_dmamode            = ich_set_dmamode,
 324 };
 325
 326 static struct ata_port_operations piix_sata_ops = {
 327         .inherits               = &ata_bmdma_port_ops,
 328 };
 329
 330 static struct ata_port_operations piix_sidpr_sata_ops = {
 331         .inherits               = &piix_sata_ops,
 332         .hardreset              = sata_std_hardreset,
 333         .scr_read               = piix_sidpr_scr_read,
 334         .scr_write              = piix_sidpr_scr_write,
 335 };
 336
 337 static const struct piix_map_db ich5_map_db = {
 338         .mask = 0x7,
 339         .port_enable = 0x3,
 340         .map = {
 341                 /* PM   PS   SM   SS       MAP  */
 342                 {  P0,  NA,  P1,  NA }, /* 000b */
 343                 {  P1,  NA,  P0,  NA }, /* 001b */
 344                 {  RV,  RV,  RV,  RV },
 345                 {  RV,  RV,  RV,  RV },
 346                 {  P0,  P1, IDE, IDE }, /* 100b */
 347                 {  P1,  P0, IDE, IDE }, /* 101b */
 348                 { IDE, IDE,  P0,  P1 }, /* 110b */
 349                 { IDE, IDE,  P1,  P0 }, /* 111b */
 350         },
 351 };
 352
 353 static const struct piix_map_db ich6_map_db = {
 354         .mask = 0x3,
 355         .port_enable = 0xf,
 356         .map = {
 357                 /* PM   PS   SM   SS       MAP */
 358                 {  P0,  P2,  P1,  P3 }, /* 00b */
 359                 { IDE, IDE,  P1,  P3 }, /* 01b */
 360                 {  P0,  P2, IDE, IDE }, /* 10b */
 361                 {  RV,  RV,  RV,  RV },
 362         },
 363 };
 364
 365 static const struct piix_map_db ich6m_map_db = {
 366         .mask = 0x3,
 367         .port_enable = 0x5,
 368
 369         /* Map 01b isn't specified in the doc but some notebooks use
 370          * it anyway.  MAP 01b have been spotted on both ICH6M and
 371          * ICH7M.
 372          */
 373         .map = {
 374                 /* PM   PS   SM   SS       MAP */
 375                 {  P0,  P2,  NA,  NA }, /* 00b */
 376                 { IDE, IDE,  P1,  P3 }, /* 01b */
 377                 {  P0,  P2, IDE, IDE }, /* 10b */
 378                 {  RV,  RV,  RV,  RV },
 379         },
 380 };
 381
 382 static const struct piix_map_db ich8_map_db = {
 383         .mask = 0x3,
 384         .port_enable = 0xf,
 385         .map = {
 386                 /* PM   PS   SM   SS       MAP */
 387                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 388                 {  RV,  RV,  RV,  RV },
 389                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 390                 {  RV,  RV,  RV,  RV },
 391         },
 392 };
 393
 394 static const struct piix_map_db ich8_2port_map_db = {
 395         .mask = 0x3,
 396         .port_enable = 0x3,
 397         .map = {
 398                 /* PM   PS   SM   SS       MAP */
 399                 {  P0,  NA,  P1,  NA }, /* 00b */
 400                 {  RV,  RV,  RV,  RV }, /* 01b */
 401                 {  RV,  RV,  RV,  RV }, /* 10b */
 402                 {  RV,  RV,  RV,  RV },
 403         },
 404 };
 405
 406 static const struct piix_map_db ich8m_apple_map_db = {
 407         .mask = 0x3,
 408         .port_enable = 0x1,
 409         .map = {
 410                 /* PM   PS   SM   SS       MAP */
 411                 {  P0,  NA,  NA,  NA }, /* 00b */
 412                 {  RV,  RV,  RV,  RV },
 413                 {  P0,  P2, IDE, IDE }, /* 10b */
 414                 {  RV,  RV,  RV,  RV },
 415         },
 416 };
 417
 418 static const struct piix_map_db tolapai_map_db = {
 419         .mask = 0x3,
 420         .port_enable = 0x3,
 421         .map = {
 422                 /* PM   PS   SM   SS       MAP */
 423                 {  P0,  NA,  P1,  NA }, /* 00b */
 424                 {  RV,  RV,  RV,  RV }, /* 01b */
 425                 {  RV,  RV,  RV,  RV }, /* 10b */
 426                 {  RV,  RV,  RV,  RV },
 427         },
 428 };
 429
 430 static const struct piix_map_db *piix_map_db_table[] = {
 431         [ich5_sata]             = &ich5_map_db,
 432         [ich6_sata]             = &ich6_map_db,
 433         [ich6m_sata]            = &ich6m_map_db,
 434         [ich8_sata]             = &ich8_map_db,
 435         [ich8_2port_sata]       = &ich8_2port_map_db,
 436         [ich8m_apple_sata]      = &ich8m_apple_map_db,
 437         [tolapai_sata]          = &tolapai_map_db,
 438 };
 439
 440 static struct ata_port_info piix_port_info[] = {
 441         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
 442         {
 443                 .flags          = PIIX_PATA_FLAGS,
 444                 .pio_mask       = 0x1f, /* pio0-4 */
 445                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 446                 .port_ops       = &piix_pata_ops,
 447         },
 448
 449         [piix_pata_33] =        /* PIIX4 at 33MHz */
 450         {
 451                 .flags          = PIIX_PATA_FLAGS,
 452                 .pio_mask       = 0x1f, /* pio0-4 */
 453                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 454                 .udma_mask      = ATA_UDMA_MASK_40C,
 455                 .port_ops       = &piix_pata_ops,
 456         },
 457
 458         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
 459         {
 460                 .flags          = PIIX_PATA_FLAGS,
 461                 .pio_mask       = 0x1f, /* pio 0-4 */
 462                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 463                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
 464                 .port_ops       = &ich_pata_ops,
 465         },
 466
 467         [ich_pata_66] =         /* ICH controllers up to 66MHz */
 468         {
 469                 .flags          = PIIX_PATA_FLAGS,
 470                 .pio_mask       = 0x1f, /* pio 0-4 */
 471                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
 472                 .udma_mask      = ATA_UDMA4,
 473                 .port_ops       = &ich_pata_ops,
 474         },
 475
 476         [ich_pata_100] =
 477         {
 478                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 479                 .pio_mask       = 0x1f, /* pio0-4 */
 480                 .mwdma_mask     = 0x06, /* mwdma1-2 */
 481                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
 482                 .port_ops       = &ich_pata_ops,
 483         },
 484
 485         [ich5_sata] =
 486         {
 487                 .flags          = PIIX_SATA_FLAGS,
 488                 .pio_mask       = 0x1f, /* pio0-4 */
 489                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 490                 .udma_mask      = ATA_UDMA6,
 491                 .port_ops       = &piix_sata_ops,
 492         },
 493
 494         [ich6_sata] =
 495         {
 496                 .flags          = PIIX_SATA_FLAGS,
 497                 .pio_mask       = 0x1f, /* pio0-4 */
 498                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 499                 .udma_mask      = ATA_UDMA6,
 500                 .port_ops       = &piix_sata_ops,
 501         },
 502
 503         [ich6m_sata] =
 504         {
 505                 .flags          = PIIX_SATA_FLAGS,
 506                 .pio_mask       = 0x1f, /* pio0-4 */
 507                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 508                 .udma_mask      = ATA_UDMA6,
 509                 .port_ops       = &piix_sata_ops,
 510         },
 511
 512         [ich8_sata] =
 513         {
 514                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
 515                 .pio_mask       = 0x1f, /* pio0-4 */
 516                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 517                 .udma_mask      = ATA_UDMA6,
 518                 .port_ops       = &piix_sata_ops,
 519         },
 520
 521         [ich8_2port_sata] =
 522         {
 523                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
 524                 .pio_mask       = 0x1f, /* pio0-4 */
 525                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 526                 .udma_mask      = ATA_UDMA6,
 527                 .port_ops       = &piix_sata_ops,
 528         },
 529
 530         [tolapai_sata] =
 531         {
 532                 .flags          = PIIX_SATA_FLAGS,
 533                 .pio_mask       = 0x1f, /* pio0-4 */
 534                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 535                 .udma_mask      = ATA_UDMA6,
 536                 .port_ops       = &piix_sata_ops,
 537         },
 538
 539         [ich8m_apple_sata] =
 540         {
 541                 .flags          = PIIX_SATA_FLAGS,
 542                 .pio_mask       = 0x1f, /* pio0-4 */
 543                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 544                 .udma_mask      = ATA_UDMA6,
 545                 .port_ops       = &piix_sata_ops,
 546         },
 547
 548         [piix_pata_vmw] =
 549         {
 550                 .flags          = PIIX_PATA_FLAGS,
 551                 .pio_mask       = 0x1f, /* pio0-4 */
 552                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 553                 .udma_mask      = ATA_UDMA_MASK_40C,
 554                 .port_ops       = &piix_vmw_ops,
 555         },
 556
 557 };
 558
 559 static struct pci_bits piix_enable_bits[] = {
 560         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 561         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 562 };
 563
 564 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 565 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 566 MODULE_LICENSE("GPL");
 567 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 568 MODULE_VERSION(DRV_VERSION);
 569
 570 struct ich_laptop {
 571         u16 device;
 572         u16 subvendor;
 573         u16 subdevice;
 574 };
 575
 576 /*
 577  *      List of laptops that use short cables rather than 80 wire
 578  */
 579
 580 static const struct ich_laptop ich_laptop[] = {
 581         /* devid, subvendor, subdev */
 582         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 583         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
 584         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 585         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 586         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
 587         { 0x27DF, 0x1071, 0xD221 },     /* ICH7 on Hercules EC-900 */
 588         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 589         { 0x24CA, 0x1025, 0x003d },     /* ICH4 on ACER TM290 */
 590         { 0x266F, 0x1025, 0x0066 },     /* ICH6 on ACER Aspire 1694WLMi */
 591         { 0x2653, 0x1043, 0x82D8 },     /* ICH6M on Asus Eee 701 */
 592         /* end marker */
 593         { 0, }
 594 };
 595
 596 /**
 597  *      ich_pata_cable_detect - Probe host controller cable detect info
 598  *      @ap: Port for which cable detect info is desired
 599  *
 600  *      Read 80c cable indicator from ATA PCI device's PCI config
 601  *      register.  This register is normally set by firmware (BIOS).
 602  *
 603  *      LOCKING:
 604  *      None (inherited from caller).
 605  */
 606
 607 static int ich_pata_cable_detect(struct ata_port *ap)
 608 {
 609         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 610         const struct ich_laptop *lap = &ich_laptop[0];
 611         u8 tmp, mask;
 612
 613         /* Check for specials - Acer Aspire 5602WLMi */
 614         while (lap->device) {
 615                 if (lap->device == pdev->device &&
 616                     lap->subvendor == pdev->subsystem_vendor &&
 617                     lap->subdevice == pdev->subsystem_device)
 618                         return ATA_CBL_PATA40_SHORT;
 619
 620                 lap++;
 621         }
 622
 623         /* check BIOS cable detect results */
 624         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 625         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
 626         if ((tmp & mask) == 0)
 627                 return ATA_CBL_PATA40;
 628         return ATA_CBL_PATA80;
 629 }
 630
 631 /**
 632  *      piix_pata_prereset - prereset for PATA host controller
 633  *      @link: Target link
 634  *      @deadline: deadline jiffies for the operation
 635  *
 636  *      LOCKING:
 637  *      None (inherited from caller).
 638  */
 639 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
 640 {
 641         struct ata_port *ap = link->ap;
 642         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 643
 644         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 645                 return -ENOENT;
 646         return ata_sff_prereset(link, deadline);
 647 }
 648
 649 /**
 650  *      piix_set_piomode - Initialize host controller PATA PIO timings
 651  *      @ap: Port whose timings we are configuring
 652  *      @adev: um
 653  *
 654  *      Set PIO mode for device, in host controller PCI config space.
 655  *
 656  *      LOCKING:
 657  *      None (inherited from caller).
 658  */
 659
 660 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
 661 {
 662         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
 663         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 664         unsigned int is_slave   = (adev->devno != 0);
 665         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 666         unsigned int slave_port = 0x44;
 667         u16 master_data;
 668         u8 slave_data;
 669         u8 udma_enable;
 670         int control = 0;
 671
 672         /*
 673          *      See Intel Document 298600-004 for the timing programing rules
 674          *      for ICH controllers.
 675          */
 676
 677         static const     /* ISP  RTC */
 678         u8 timings[][2] = { { 0, 0 },
 679                             { 0, 0 },
 680                             { 1, 0 },
 681                             { 2, 1 },
 682                             { 2, 3 }, };
 683
 684         if (pio >= 2)
 685                 control |= 1;   /* TIME1 enable */
 686         if (ata_pio_need_iordy(adev))
 687                 control |= 2;   /* IE enable */
 688
 689         /* Intel specifies that the PPE functionality is for disk only */
 690         if (adev->class == ATA_DEV_ATA)
 691                 control |= 4;   /* PPE enable */
 692
 693         /* PIO configuration clears DTE unconditionally.  It will be
 694          * programmed in set_dmamode which is guaranteed to be called
 695          * after set_piomode if any DMA mode is available.
 696          */
 697         pci_read_config_word(dev, master_port, &master_data);
 698         if (is_slave) {
 699                 /* clear TIME1|IE1|PPE1|DTE1 */
 700                 master_data &= 0xff0f;
 701                 /* Enable SITRE (separate slave timing register) */
 702                 master_data |= 0x4000;
 703                 /* enable PPE1, IE1 and TIME1 as needed */
 704                 master_data |= (control << 4);
 705                 pci_read_config_byte(dev, slave_port, &slave_data);
 706                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 707                 /* Load the timing nibble for this slave */
 708                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 709                                                 << (ap->port_no ? 4 : 0);
 710         } else {
 711                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 712                 master_data &= 0xccf0;
 713                 /* Enable PPE, IE and TIME as appropriate */
 714                 master_data |= control;
 715                 /* load ISP and RCT */
 716                 master_data |=
 717                         (timings[pio][0] << 12) |
 718                         (timings[pio][1] << 8);
 719         }
 720         pci_write_config_word(dev, master_port, master_data);
 721         if (is_slave)
 722                 pci_write_config_byte(dev, slave_port, slave_data);
 723
 724         /* Ensure the UDMA bit is off - it will be turned back on if
 725            UDMA is selected */
 726
 727         if (ap->udma_mask) {
 728                 pci_read_config_byte(dev, 0x48, &udma_enable);
 729                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 730                 pci_write_config_byte(dev, 0x48, udma_enable);
 731         }
 732 }
 733
 734 /**
 735  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 736  *      @ap: Port whose timings we are configuring
 737  *      @adev: Drive in question
 738  *      @udma: udma mode, 0 - 6
 739  *      @isich: set if the chip is an ICH device
 740  *
 741  *      Set UDMA mode for device, in host controller PCI config space.
 742  *
 743  *      LOCKING:
 744  *      None (inherited from caller).
 745  */
 746
 747 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
 748 {
 749         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 750         u8 master_port          = ap->port_no ? 0x42 : 0x40;
 751         u16 master_data;
 752         u8 speed                = adev->dma_mode;
 753         int devid               = adev->devno + 2 * ap->port_no;
 754         u8 udma_enable          = 0;
 755
 756         static const     /* ISP  RTC */
 757         u8 timings[][2] = { { 0, 0 },
 758                             { 0, 0 },
 759                             { 1, 0 },
 760                             { 2, 1 },
 761                             { 2, 3 }, };
 762
 763         pci_read_config_word(dev, master_port, &master_data);
 764         if (ap->udma_mask)
 765                 pci_read_config_byte(dev, 0x48, &udma_enable);
 766
 767         if (speed >= XFER_UDMA_0) {
 768                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
 769                 u16 udma_timing;
 770                 u16 ideconf;
 771                 int u_clock, u_speed;
 772
 773                 /*
 774                  * UDMA is handled by a combination of clock switching and
 775                  * selection of dividers
 776                  *
 777                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 778                  *             except UDMA0 which is 00
 779                  */
 780                 u_speed = min(2 - (udma & 1), udma);
 781                 if (udma == 5)
 782                         u_clock = 0x1000;       /* 100Mhz */
 783                 else if (udma > 2)
 784                         u_clock = 1;            /* 66Mhz */
 785                 else
 786                         u_clock = 0;            /* 33Mhz */
 787
 788                 udma_enable |= (1 << devid);
 789
 790                 /* Load the CT/RP selection */
 791                 pci_read_config_word(dev, 0x4A, &udma_timing);
 792                 udma_timing &= ~(3 << (4 * devid));
 793                 udma_timing |= u_speed << (4 * devid);
 794                 pci_write_config_word(dev, 0x4A, udma_timing);
 795
 796                 if (isich) {
 797                         /* Select a 33/66/100Mhz clock */
 798                         pci_read_config_word(dev, 0x54, &ideconf);
 799                         ideconf &= ~(0x1001 << devid);
 800                         ideconf |= u_clock << devid;
 801                         /* For ICH or later we should set bit 10 for better
 802                            performance (WR_PingPong_En) */
 803                         pci_write_config_word(dev, 0x54, ideconf);
 804                 }
 805         } else {
 806                 /*
 807                  * MWDMA is driven by the PIO timings. We must also enable
 808                  * IORDY unconditionally along with TIME1. PPE has already
 809                  * been set when the PIO timing was set.
 810                  */
 811                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
 812                 unsigned int control;
 813                 u8 slave_data;
 814                 const unsigned int needed_pio[3] = {
 815                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 816                 };
 817                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 818
 819                 control = 3;    /* IORDY|TIME1 */
 820
 821                 /* If the drive MWDMA is faster than it can do PIO then
 822                    we must force PIO into PIO0 */
 823
 824                 if (adev->pio_mode < needed_pio[mwdma])
 825                         /* Enable DMA timing only */
 826                         control |= 8;   /* PIO cycles in PIO0 */
 827
 828                 if (adev->devno) {      /* Slave */
 829                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
 830                         master_data |= control << 4;
 831                         pci_read_config_byte(dev, 0x44, &slave_data);
 832                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
 833                         /* Load the matching timing */
 834                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 835                         pci_write_config_byte(dev, 0x44, slave_data);
 836                 } else {        /* Master */
 837                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
 838                                                    and master timing bits */
 839                         master_data |= control;
 840                         master_data |=
 841                                 (timings[pio][0] << 12) |
 842                                 (timings[pio][1] << 8);
 843                 }
 844
 845                 if (ap->udma_mask) {
 846                         udma_enable &= ~(1 << devid);
 847                         pci_write_config_word(dev, master_port, master_data);
 848                 }
 849         }
 850         /* Don't scribble on 0x48 if the controller does not support UDMA */
 851         if (ap->udma_mask)
 852                 pci_write_config_byte(dev, 0x48, udma_enable);
 853 }
 854
 855 /**
 856  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 857  *      @ap: Port whose timings we are configuring
 858  *      @adev: um
 859  *
 860  *      Set MW/UDMA mode for device, in host controller PCI config space.
 861  *
 862  *      LOCKING:
 863  *      None (inherited from caller).
 864  */
 865
 866 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 867 {
 868         do_pata_set_dmamode(ap, adev, 0);
 869 }
 870
 871 /**
 872  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 873  *      @ap: Port whose timings we are configuring
 874  *      @adev: um
 875  *
 876  *      Set MW/UDMA mode for device, in host controller PCI config space.
 877  *
 878  *      LOCKING:
 879  *      None (inherited from caller).
 880  */
 881
 882 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 883 {
 884         do_pata_set_dmamode(ap, adev, 1);
 885 }
 886
 887 /*
 888  * Serial ATA Index/Data Pair Superset Registers access
 889  *
 890  * Beginning from ICH8, there's a sane way to access SCRs using index
 891  * and data register pair located at BAR5 which means that we have
 892  * separate SCRs for master and slave.  This is handled using libata
 893  * slave_link facility.
 894  */
 895 static const int piix_sidx_map[] = {
 896         [SCR_STATUS]    = 0,
 897         [SCR_ERROR]     = 2,
 898         [SCR_CONTROL]   = 1,
 899 };
 900
 901 static void piix_sidpr_sel(struct ata_link *link, unsigned int reg)
 902 {
 903         struct ata_port *ap = link->ap;
 904         struct piix_host_priv *hpriv = ap->host->private_data;
 905
 906         iowrite32(((ap->port_no * 2 + link->pmp) << 8) | piix_sidx_map[reg],
 907                   hpriv->sidpr + PIIX_SIDPR_IDX);
 908 }
 909
 910 static int piix_sidpr_scr_read(struct ata_link *link,
 911                                unsigned int reg, u32 *val)
 912 {
 913         struct piix_host_priv *hpriv = link->ap->host->private_data;
 914
 915         if (reg >= ARRAY_SIZE(piix_sidx_map))
 916                 return -EINVAL;
 917
 918         piix_sidpr_sel(link, reg);
 919         *val = ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
 920         return 0;
 921 }
 922
 923 static int piix_sidpr_scr_write(struct ata_link *link,
 924                                 unsigned int reg, u32 val)
 925 {
 926         struct piix_host_priv *hpriv = link->ap->host->private_data;
 927
 928         if (reg >= ARRAY_SIZE(piix_sidx_map))
 929                 return -EINVAL;
 930
 931         piix_sidpr_sel(link, reg);
 932         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
 933         return 0;
 934 }
 935
 936 #ifdef CONFIG_PM
 937 static int piix_broken_suspend(void)
 938 {
 939         static const struct dmi_system_id sysids[] = {
 940                 {
 941                         .ident = "TECRA M3",
 942                         .matches = {
 943                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 944                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
 945                         },
 946                 },
 947                 {
 948                         .ident = "TECRA M3",
 949                         .matches = {
 950                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 951                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
 952                         },
 953                 },
 954                 {
 955                         .ident = "TECRA M4",
 956                         .matches = {
 957                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 958                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
 959                         },
 960                 },
 961                 {
 962                         .ident = "TECRA M4",
 963                         .matches = {
 964                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 965                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M4"),
 966                         },
 967                 },
 968                 {
 969                         .ident = "TECRA M5",
 970                         .matches = {
 971                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 972                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
 973                         },
 974                 },
 975                 {
 976                         .ident = "TECRA M6",
 977                         .matches = {
 978                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 979                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
 980                         },
 981                 },
 982                 {
 983                         .ident = "TECRA M7",
 984                         .matches = {
 985                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 986                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
 987                         },
 988                 },
 989                 {
 990                         .ident = "TECRA A8",
 991                         .matches = {
 992                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 993                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
 994                         },
 995                 },
 996                 {
 997                         .ident = "Satellite R20",
 998                         .matches = {
 999                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1000                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1001                         },
1002                 },
1003                 {
1004                         .ident = "Satellite R25",
1005                         .matches = {
1006                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1007                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1008                         },
1009                 },
1010                 {
1011                         .ident = "Satellite U200",
1012                         .matches = {
1013                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1014                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1015                         },
1016                 },
1017                 {
1018                         .ident = "Satellite U200",
1019                         .matches = {
1020                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1021                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1022                         },
1023                 },
1024                 {
1025                         .ident = "Satellite Pro U200",
1026                         .matches = {
1027                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1028                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1029                         },
1030                 },
1031                 {
1032                         .ident = "Satellite U205",
1033                         .matches = {
1034                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1035                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1036                         },
1037                 },
1038                 {
1039                         .ident = "SATELLITE U205",
1040                         .matches = {
1041                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1042                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1043                         },
1044                 },
1045                 {
1046                         .ident = "Portege M500",
1047                         .matches = {
1048                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1049                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1050                         },
1051                 },
1052
1053                 { }     /* terminate list */
1054         };
1055         static const char *oemstrs[] = {
1056                 "Tecra M3,",
1057         };
1058         int i;
1059
1060         if (dmi_check_system(sysids))
1061                 return 1;
1062
1063         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1064                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1065                         return 1;
1066
1067         return 0;
1068 }
1069
1070 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1071 {
1072         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1073         unsigned long flags;
1074         int rc = 0;
1075
1076         rc = ata_host_suspend(host, mesg);
1077         if (rc)
1078                 return rc;
1079
1080         /* Some braindamaged ACPI suspend implementations expect the
1081          * controller to be awake on entry; otherwise, it burns cpu
1082          * cycles and power trying to do something to the sleeping
1083          * beauty.
1084          */
1085         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1086                 pci_save_state(pdev);
1087
1088                 /* mark its power state as "unknown", since we don't
1089                  * know if e.g. the BIOS will change its device state
1090                  * when we suspend.
1091                  */
1092                 if (pdev->current_state == PCI_D0)
1093                         pdev->current_state = PCI_UNKNOWN;
1094
1095                 /* tell resume that it's waking up from broken suspend */
1096                 spin_lock_irqsave(&host->lock, flags);
1097                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1098                 spin_unlock_irqrestore(&host->lock, flags);
1099         } else
1100                 ata_pci_device_do_suspend(pdev, mesg);
1101
1102         return 0;
1103 }
1104
1105 static int piix_pci_device_resume(struct pci_dev *pdev)
1106 {
1107         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1108         unsigned long flags;
1109         int rc;
1110
1111         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1112                 spin_lock_irqsave(&host->lock, flags);
1113                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1114                 spin_unlock_irqrestore(&host->lock, flags);
1115
1116                 pci_set_power_state(pdev, PCI_D0);
1117                 pci_restore_state(pdev);
1118
1119                 /* PCI device wasn't disabled during suspend.  Use
1120                  * pci_reenable_device() to avoid affecting the enable
1121                  * count.
1122                  */
1123                 rc = pci_reenable_device(pdev);
1124                 if (rc)
1125                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1126                                    "device after resume (%d)\n", rc);
1127         } else
1128                 rc = ata_pci_device_do_resume(pdev);
1129
1130         if (rc == 0)
1131                 ata_host_resume(host);
1132
1133         return rc;
1134 }
1135 #endif
1136
1137 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1138 {
1139         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1140 }
1141
1142 #define AHCI_PCI_BAR 5
1143 #define AHCI_GLOBAL_CTL 0x04
1144 #define AHCI_ENABLE (1 << 31)
1145 static int piix_disable_ahci(struct pci_dev *pdev)
1146 {
1147         void __iomem *mmio;
1148         u32 tmp;
1149         int rc = 0;
1150
1151         /* BUG: pci_enable_device has not yet been called.  This
1152          * works because this device is usually set up by BIOS.
1153          */
1154
1155         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1156             !pci_resource_len(pdev, AHCI_PCI_BAR))
1157                 return 0;
1158
1159         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1160         if (!mmio)
1161                 return -ENOMEM;
1162
1163         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1164         if (tmp & AHCI_ENABLE) {
1165                 tmp &= ~AHCI_ENABLE;
1166                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1167
1168                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1169                 if (tmp & AHCI_ENABLE)
1170                         rc = -EIO;
1171         }
1172
1173         pci_iounmap(pdev, mmio);
1174         return rc;
1175 }
1176
1177 /**
1178  *      piix_check_450nx_errata -       Check for problem 450NX setup
1179  *      @ata_dev: the PCI device to check
1180  *
1181  *      Check for the present of 450NX errata #19 and errata #25. If
1182  *      they are found return an error code so we can turn off DMA
1183  */
1184
1185 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1186 {
1187         struct pci_dev *pdev = NULL;
1188         u16 cfg;
1189         int no_piix_dma = 0;
1190
1191         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1192                 /* Look for 450NX PXB. Check for problem configurations
1193                    A PCI quirk checks bit 6 already */
1194                 pci_read_config_word(pdev, 0x41, &cfg);
1195                 /* Only on the original revision: IDE DMA can hang */
1196                 if (pdev->revision == 0x00)
1197                         no_piix_dma = 1;
1198                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1199                 else if (cfg & (1<<14) && pdev->revision < 5)
1200                         no_piix_dma = 2;
1201         }
1202         if (no_piix_dma)
1203                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1204         if (no_piix_dma == 2)
1205                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1206         return no_piix_dma;
1207 }
1208
1209 static void __devinit piix_init_pcs(struct ata_host *host,
1210                                     const struct piix_map_db *map_db)
1211 {
1212         struct pci_dev *pdev = to_pci_dev(host->dev);
1213         u16 pcs, new_pcs;
1214
1215         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1216
1217         new_pcs = pcs | map_db->port_enable;
1218
1219         if (new_pcs != pcs) {
1220                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1221                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1222                 msleep(150);
1223         }
1224 }
1225
1226 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1227                                                struct ata_port_info *pinfo,
1228                                                const struct piix_map_db *map_db)
1229 {
1230         const int *map;
1231         int i, invalid_map = 0;
1232         u8 map_value;
1233
1234         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1235
1236         map = map_db->map[map_value & map_db->mask];
1237
1238         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1239         for (i = 0; i < 4; i++) {
1240                 switch (map[i]) {
1241                 case RV:
1242                         invalid_map = 1;
1243                         printk(" XX");
1244                         break;
1245
1246                 case NA:
1247                         printk(" --");
1248                         break;
1249
1250                 case IDE:
1251                         WARN_ON((i & 1) || map[i + 1] != IDE);
1252                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1253                         i++;
1254                         printk(" IDE IDE");
1255                         break;
1256
1257                 default:
1258                         printk(" P%d", map[i]);
1259                         if (i & 1)
1260                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1261                         break;
1262                 }
1263         }
1264         printk(" ]\n");
1265
1266         if (invalid_map)
1267                 dev_printk(KERN_ERR, &pdev->dev,
1268                            "invalid MAP value %u\n", map_value);
1269
1270         return map;
1271 }
1272
1273 static int __devinit piix_init_sidpr(struct ata_host *host)
1274 {
1275         struct pci_dev *pdev = to_pci_dev(host->dev);
1276         struct piix_host_priv *hpriv = host->private_data;
1277         struct ata_link *link0 = &host->ports[0]->link;
1278         u32 scontrol;
1279         int i, rc;
1280
1281         /* check for availability */
1282         for (i = 0; i < 4; i++)
1283                 if (hpriv->map[i] == IDE)
1284                         return 0;
1285
1286         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1287                 return 0;
1288
1289         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1290             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1291                 return 0;
1292
1293         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1294                 return 0;
1295
1296         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1297
1298         /* SCR access via SIDPR doesn't work on some configurations.
1299          * Give it a test drive by inhibiting power save modes which
1300          * we'll do anyway.
1301          */
1302         piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1303
1304         /* if IPM is already 3, SCR access is probably working.  Don't
1305          * un-inhibit power save modes as BIOS might have inhibited
1306          * them for a reason.
1307          */
1308         if ((scontrol & 0xf00) != 0x300) {
1309                 scontrol |= 0x300;
1310                 piix_sidpr_scr_write(link0, SCR_CONTROL, scontrol);
1311                 piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1312
1313                 if ((scontrol & 0xf00) != 0x300) {
1314                         dev_printk(KERN_INFO, host->dev, "SCR access via "
1315                                    "SIDPR is available but doesn't work\n");
1316                         return 0;
1317                 }
1318         }
1319
1320         /* okay, SCRs available, set ops and ask libata for slave_link */
1321         for (i = 0; i < 2; i++) {
1322                 struct ata_port *ap = host->ports[i];
1323
1324                 ap->ops = &piix_sidpr_sata_ops;
1325
1326                 if (ap->flags & ATA_FLAG_SLAVE_POSS) {
1327                         rc = ata_slave_link_init(ap);
1328                         if (rc)
1329                                 return rc;
1330                 }
1331         }
1332
1333         return 0;
1334 }
1335
1336 static void piix_iocfg_bit18_quirk(struct pci_dev *pdev)
1337 {
1338         static const struct dmi_system_id sysids[] = {
1339                 {
1340                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1341                          * isn't used to boot the system which
1342                          * disables the channel.
1343                          */
1344                         .ident = "M570U",
1345                         .matches = {
1346                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1347                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1348                         },
1349                 },
1350
1351                 { }     /* terminate list */
1352         };
1353         u32 iocfg;
1354
1355         if (!dmi_check_system(sysids))
1356                 return;
1357
1358         /* The datasheet says that bit 18 is NOOP but certain systems
1359          * seem to use it to disable a channel.  Clear the bit on the
1360          * affected systems.
1361          */
1362         pci_read_config_dword(pdev, PIIX_IOCFG, &iocfg);
1363         if (iocfg & (1 << 18)) {
1364                 dev_printk(KERN_INFO, &pdev->dev,
1365                            "applying IOCFG bit18 quirk\n");
1366                 iocfg &= ~(1 << 18);
1367                 pci_write_config_dword(pdev, PIIX_IOCFG, iocfg);
1368         }
1369 }
1370
1371 /**
1372  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1373  *      @pdev: PCI device to register
1374  *      @ent: Entry in piix_pci_tbl matching with @pdev
1375  *
1376  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1377  *      and then hand over control to libata, for it to do the rest.
1378  *
1379  *      LOCKING:
1380  *      Inherited from PCI layer (may sleep).
1381  *
1382  *      RETURNS:
1383  *      Zero on success, or -ERRNO value.
1384  */
1385
1386 static int __devinit piix_init_one(struct pci_dev *pdev,
1387                                    const struct pci_device_id *ent)
1388 {
1389         static int printed_version;
1390         struct device *dev = &pdev->dev;
1391         struct ata_port_info port_info[2];
1392         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1393         unsigned long port_flags;
1394         struct ata_host *host;
1395         struct piix_host_priv *hpriv;
1396         int rc;
1397
1398         if (!printed_version++)
1399                 dev_printk(KERN_DEBUG, &pdev->dev,
1400                            "version " DRV_VERSION "\n");
1401
1402         /* no hotplugging support (FIXME) */
1403         if (!in_module_init)
1404                 return -ENODEV;
1405
1406         port_info[0] = piix_port_info[ent->driver_data];
1407         port_info[1] = piix_port_info[ent->driver_data];
1408
1409         port_flags = port_info[0].flags;
1410
1411         /* enable device and prepare host */
1412         rc = pcim_enable_device(pdev);
1413         if (rc)
1414                 return rc;
1415
1416         /* ICH6R may be driven by either ata_piix or ahci driver
1417          * regardless of BIOS configuration.  Make sure AHCI mode is
1418          * off.
1419          */
1420         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1421                 rc = piix_disable_ahci(pdev);
1422                 if (rc)
1423                         return rc;
1424         }
1425
1426         /* SATA map init can change port_info, do it before prepping host */
1427         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1428         if (!hpriv)
1429                 return -ENOMEM;
1430
1431         if (port_flags & ATA_FLAG_SATA)
1432                 hpriv->map = piix_init_sata_map(pdev, port_info,
1433                                         piix_map_db_table[ent->driver_data]);
1434
1435         rc = ata_pci_sff_prepare_host(pdev, ppi, &host);
1436         if (rc)
1437                 return rc;
1438         host->private_data = hpriv;
1439
1440         /* initialize controller */
1441         if (port_flags & ATA_FLAG_SATA) {
1442                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1443                 rc = piix_init_sidpr(host);
1444                 if (rc)
1445                         return rc;
1446         }
1447
1448         /* apply IOCFG bit18 quirk */
1449         piix_iocfg_bit18_quirk(pdev);
1450
1451         /* On ICH5, some BIOSen disable the interrupt using the
1452          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1453          * On ICH6, this bit has the same effect, but only when
1454          * MSI is disabled (and it is disabled, as we don't use
1455          * message-signalled interrupts currently).
1456          */
1457         if (port_flags & PIIX_FLAG_CHECKINTR)
1458                 pci_intx(pdev, 1);
1459
1460         if (piix_check_450nx_errata(pdev)) {
1461                 /* This writes into the master table but it does not
1462                    really matter for this errata as we will apply it to
1463                    all the PIIX devices on the board */
1464                 host->ports[0]->mwdma_mask = 0;
1465                 host->ports[0]->udma_mask = 0;
1466                 host->ports[1]->mwdma_mask = 0;
1467                 host->ports[1]->udma_mask = 0;
1468         }
1469
1470         pci_set_master(pdev);
1471         return ata_pci_sff_activate_host(host, ata_sff_interrupt, &piix_sht);
1472 }
1473
1474 static int __init piix_init(void)
1475 {
1476         int rc;
1477
1478         DPRINTK("pci_register_driver\n");
1479         rc = pci_register_driver(&piix_pci_driver);
1480         if (rc)
1481                 return rc;
1482
1483         in_module_init = 0;
1484
1485         DPRINTK("done\n");
1486         return 0;
1487 }
1488
1489 static void __exit piix_exit(void)
1490 {
1491         pci_unregister_driver(&piix_pci_driver);
1492 }
1493
1494 module_init(piix_init);
1495 module_exit(piix_exit);