SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/sh/mm/Kconfig

   1 menu "Memory management options"
   2
   3 config QUICKLIST
   4         def_bool y
   5
   6 config MMU
   7         bool "Support for memory management hardware"
   8         depends on !CPU_SH2
   9         default y
  10         help
  11           Some SH processors (such as SH-2/SH-2A) lack an MMU. In order to
  12           boot on these systems, this option must not be set.
  13
  14           On other systems (such as the SH-3 and 4) where an MMU exists,
  15           turning this off will boot the kernel on these machines with the
  16           MMU implicitly switched off.
  17
  18 config PAGE_OFFSET
  19         hex
  20         default "0x80000000" if MMU && SUPERH32
  21         default "0x20000000" if MMU && SUPERH64
  22         default "0x00000000"
  23
  24 config FORCE_MAX_ZONEORDER
  25         int "Maximum zone order"
  26         range 9 64 if PAGE_SIZE_16KB
  27         default "9" if PAGE_SIZE_16KB
  28         range 7 64 if PAGE_SIZE_64KB
  29         default "7" if PAGE_SIZE_64KB
  30         range 11 64
  31         default "14" if !MMU
  32         default "11"
  33         help
  34           The kernel memory allocator divides physically contiguous memory
  35           blocks into "zones", where each zone is a power of two number of
  36           pages.  This option selects the largest power of two that the kernel
  37           keeps in the memory allocator.  If you need to allocate very large
  38           blocks of physically contiguous memory, then you may need to
  39           increase this value.
  40
  41           This config option is actually maximum order plus one. For example,
  42           a value of 11 means that the largest free memory block is 2^10 pages.
  43
  44           The page size is not necessarily 4KB. Keep this in mind when
  45           choosing a value for this option.
  46
  47 config MEMORY_START
  48         hex "Physical memory start address"
  49         default "0x08000000"
  50         ---help---
  51           Computers built with Hitachi SuperH processors always
  52           map the ROM starting at address zero.  But the processor
  53           does not specify the range that RAM takes.
  54
  55           The physical memory (RAM) start address will be automatically
  56           set to 08000000. Other platforms, such as the Solution Engine
  57           boards typically map RAM at 0C000000.
  58
  59           Tweak this only when porting to a new machine which does not
  60           already have a defconfig. Changing it from the known correct
  61           value on any of the known systems will only lead to disaster.
  62
  63 config MEMORY_SIZE
  64         hex "Physical memory size"
  65         default "0x04000000"
  66         help
  67           This sets the default memory size assumed by your SH kernel. It can
  68           be overridden as normal by the 'mem=' argument on the kernel command
  69           line. If unsure, consult your board specifications or just leave it
  70           as 0x04000000 which was the default value before this became
  71           configurable.
  72
  73 # Physical addressing modes
  74
  75 config 29BIT
  76         def_bool !32BIT
  77         depends on SUPERH32
  78
  79 config 32BIT
  80         bool
  81         default y if CPU_SH5
  82
  83 config PMB_ENABLE
  84         bool "Support 32-bit physical addressing through PMB"
  85         depends on MMU && EXPERIMENTAL && CPU_SH4A
  86         default y
  87         help
  88           If you say Y here, physical addressing will be extended to
  89           32-bits through the SH-4A PMB. If this is not set, legacy
  90           29-bit physical addressing will be used.
  91
  92 choice
  93         prompt "PMB handling type"
  94         depends on PMB_ENABLE
  95         default PMB_FIXED
  96
  97 config PMB
  98         bool "PMB"
  99         depends on MMU && EXPERIMENTAL && CPU_SH4A
 100         help
 101           If you say Y here, physical addressing will be extended to
 102           32-bits through the SH-4A PMB. If this is not set, legacy
 103           29-bit physical addressing will be used.
 104
 105 config PMB_FIXED
 106         bool "fixed PMB"
 107         depends on MMU && EXPERIMENTAL && CPU_SH4A
 108         select 32BIT
 109         help
 110           If this option is enabled, fixed PMB mappings are inherited
 111           from the boot loader, and the kernel does not attempt dynamic
 112           management. This is the closest to legacy 29-bit physical mode,
 113           and allows systems to support up to 512MiB of system memory.
 114
 115 endchoice
 116
 117 config X2TLB
 118         bool "Enable extended TLB mode"
 119         depends on (CPU_SHX2 || CPU_SHX3) && MMU && EXPERIMENTAL
 120         help
 121           Selecting this option will enable the extended mode of the SH-X2
 122           TLB. For legacy SH-X behaviour and interoperability, say N. For
 123           all of the fun new features and a willingless to submit bug reports,
 124           say Y.
 125
 126 config VSYSCALL
 127         bool "Support vsyscall page"
 128         depends on MMU && (CPU_SH3 || CPU_SH4)
 129         default y
 130         help
 131           This will enable support for the kernel mapping a vDSO page
 132           in process space, and subsequently handing down the entry point
 133           to the libc through the ELF auxiliary vector.
 134
 135           From the kernel side this is used for the signal trampoline.
 136           For systems with an MMU that can afford to give up a page,
 137           (the default value) say Y.
 138
 139 config NUMA
 140         bool "Non Uniform Memory Access (NUMA) Support"
 141         depends on MMU && SYS_SUPPORTS_NUMA && EXPERIMENTAL
 142         default n
 143         help
 144           Some SH systems have many various memories scattered around
 145           the address space, each with varying latencies. This enables
 146           support for these blocks by binding them to nodes and allowing
 147           memory policies to be used for prioritizing and controlling
 148           allocation behaviour.
 149
 150 config NODES_SHIFT
 151         int
 152         default "3" if CPU_SUBTYPE_SHX3
 153         default "1"
 154         depends on NEED_MULTIPLE_NODES
 155
 156 config ARCH_FLATMEM_ENABLE
 157         def_bool y
 158         depends on !NUMA
 159
 160 config ARCH_SPARSEMEM_ENABLE
 161         def_bool y
 162         select SPARSEMEM_STATIC
 163
 164 config ARCH_SPARSEMEM_DEFAULT
 165         def_bool y
 166
 167 config MAX_ACTIVE_REGIONS
 168         int
 169         default "6" if (CPU_SUBTYPE_SHX3 && SPARSEMEM)
 170         default "2" if SPARSEMEM && (CPU_SUBTYPE_SH7722 || \
 171                        CPU_SUBTYPE_SH7785)
 172         default "1"
 173
 174 config ARCH_POPULATES_NODE_MAP
 175         def_bool y
 176
 177 config ARCH_SELECT_MEMORY_MODEL
 178         def_bool y
 179
 180 config ARCH_ENABLE_MEMORY_HOTPLUG
 181         def_bool y
 182         depends on SPARSEMEM && MMU
 183
 184 config ARCH_ENABLE_MEMORY_HOTREMOVE
 185         def_bool y
 186         depends on SPARSEMEM && MMU
 187
 188 config ARCH_MEMORY_PROBE
 189         def_bool y
 190         depends on MEMORY_HOTPLUG
 191
 192 choice
 193         prompt "Page table layout"
 194         default PGTABLE_LEVELS_3 if X2TLB
 195         default PGTABLE_LEVELS_2
 196
 197 config PGTABLE_LEVELS_2
 198        bool "2 Levels"
 199        help
 200          This is the default page table layout for all SuperH CPUs.
 201
 202 config PGTABLE_LEVELS_3
 203        bool "3 Levels"
 204        depends on X2TLB
 205        help
 206          This enables a 3 level page table structure.
 207
 208 endchoice
 209
 210 choice
 211         prompt "Kernel page size"
 212         default PAGE_SIZE_8KB if X2TLB
 213         default PAGE_SIZE_4KB
 214
 215 config PAGE_SIZE_4KB
 216         bool "4kB"
 217         depends on !MMU || !X2TLB || PGTABLE_LEVELS_3
 218         help
 219           This is the default page size used by all SuperH CPUs.
 220
 221 config PAGE_SIZE_8KB
 222         bool "8kB"
 223         depends on !MMU || X2TLB
 224         help
 225           This enables 8kB pages as supported by SH-X2 and later MMUs.
 226
 227 config PAGE_SIZE_16KB
 228         bool "16kB"
 229         depends on !MMU
 230         help
 231           This enables 16kB pages on MMU-less SH systems.
 232
 233 config PAGE_SIZE_64KB
 234         bool "64kB"
 235         depends on !MMU || CPU_SH4 || CPU_SH5
 236         help
 237           This enables support for 64kB pages, possible on all SH-4
 238           CPUs and later.
 239
 240 endchoice
 241
 242 choice
 243         prompt "HugeTLB page size"
 244         depends on HUGETLB_PAGE
 245         default HUGETLB_PAGE_SIZE_1MB if PAGE_SIZE_64KB
 246         default HUGETLB_PAGE_SIZE_64K
 247
 248 config HUGETLB_PAGE_SIZE_64K
 249         bool "64kB"
 250         depends on !PAGE_SIZE_64KB
 251
 252 config HUGETLB_PAGE_SIZE_256K
 253         bool "256kB"
 254         depends on X2TLB
 255
 256 config HUGETLB_PAGE_SIZE_1MB
 257         bool "1MB"
 258
 259 config HUGETLB_PAGE_SIZE_4MB
 260         bool "4MB"
 261         depends on X2TLB
 262
 263 config HUGETLB_PAGE_SIZE_64MB
 264         bool "64MB"
 265         depends on X2TLB
 266
 267 config HUGETLB_PAGE_SIZE_512MB
 268         bool "512MB"
 269         depends on CPU_SH5
 270
 271 endchoice
 272
 273 source "mm/Kconfig"
 274
 275 config SCHED_MC
 276         bool "Multi-core scheduler support"
 277         depends on SMP
 278         default y
 279         help
 280           Multi-core scheduler support improves the CPU scheduler's decision
 281           making when dealing with multi-core CPU chips at a cost of slightly
 282           increased overhead in some places. If unsure say N here.
 283
 284 endmenu
 285
 286 menu "Cache configuration"
 287
 288 config SH7705_CACHE_32KB
 289         bool "Enable 32KB cache size for SH7705"
 290         depends on CPU_SUBTYPE_SH7705
 291         default y
 292
 293 choice
 294         prompt "Cache mode"
 295         default CACHE_WRITEBACK if CPU_SH2A || CPU_SH3 || CPU_SH4 || CPU_SH5
 296         default CACHE_WRITETHROUGH if (CPU_SH2 && !CPU_SH2A)
 297
 298 config CACHE_WRITEBACK
 299         bool "Write-back"
 300
 301 config CACHE_WRITETHROUGH
 302         bool "Write-through"
 303         help
 304           Selecting this option will configure the caches in write-through
 305           mode, as opposed to the default write-back configuration.
 306
 307           Since there's sill some aliasing issues on SH-4, this option will
 308           unfortunately still require the majority of flushing functions to
 309           be implemented to deal with aliasing.
 310
 311           If unsure, say N.
 312
 313 config CACHE_OFF
 314         bool "Off"
 315
 316 endchoice
 317
 318 endmenu