SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/blackfin/Kconfig

   1 #
   2 # For a description of the syntax of this configuration file,
   3 # see Documentation/kbuild/kconfig-language.txt.
   4 #
   5
   6 mainmenu "Blackfin Kernel Configuration"
   7
   8 config SYMBOL_PREFIX
   9         string
  10         default "_"
  11
  12 config MMU
  13         def_bool n
  14
  15 config FPU
  16         def_bool n
  17
  18 config RWSEM_GENERIC_SPINLOCK
  19         def_bool y
  20
  21 config RWSEM_XCHGADD_ALGORITHM
  22         def_bool n
  23
  24 config BLACKFIN
  25         def_bool y
  26         select HAVE_FUNCTION_GRAPH_TRACER
  27         select HAVE_FUNCTION_TRACER
  28         select HAVE_IDE
  29         select HAVE_KERNEL_GZIP if RAMKERNEL
  30         select HAVE_KERNEL_BZIP2 if RAMKERNEL
  31         select HAVE_KERNEL_LZMA if RAMKERNEL
  32         select HAVE_OPROFILE
  33         select ARCH_WANT_OPTIONAL_GPIOLIB
  34
  35 config GENERIC_CSUM
  36         def_bool y
  37
  38 config GENERIC_BUG
  39         def_bool y
  40         depends on BUG
  41
  42 config ZONE_DMA
  43         def_bool y
  44
  45 config GENERIC_FIND_NEXT_BIT
  46         def_bool y
  47
  48 config GENERIC_HARDIRQS
  49         def_bool y
  50
  51 config GENERIC_IRQ_PROBE
  52         def_bool y
  53
  54 config GENERIC_HARDIRQS_NO__DO_IRQ
  55         def_bool y
  56
  57 config GENERIC_GPIO
  58         def_bool y
  59
  60 config FORCE_MAX_ZONEORDER
  61         int
  62         default "14"
  63
  64 config GENERIC_CALIBRATE_DELAY
  65         def_bool y
  66
  67 config LOCKDEP_SUPPORT
  68         def_bool y
  69
  70 config STACKTRACE_SUPPORT
  71         def_bool y
  72
  73 config TRACE_IRQFLAGS_SUPPORT
  74         def_bool y
  75
  76 source "init/Kconfig"
  77
  78 source "kernel/Kconfig.preempt"
  79
  80 source "kernel/Kconfig.freezer"
  81
  82 menu "Blackfin Processor Options"
  83
  84 comment "Processor and Board Settings"
  85
  86 choice
  87         prompt "CPU"
  88         default BF533
  89
  90 config BF512
  91         bool "BF512"
  92         help
  93           BF512 Processor Support.
  94
  95 config BF514
  96         bool "BF514"
  97         help
  98           BF514 Processor Support.
  99
 100 config BF516
 101         bool "BF516"
 102         help
 103           BF516 Processor Support.
 104
 105 config BF518
 106         bool "BF518"
 107         help
 108           BF518 Processor Support.
 109
 110 config BF522
 111         bool "BF522"
 112         help
 113           BF522 Processor Support.
 114
 115 config BF523
 116         bool "BF523"
 117         help
 118           BF523 Processor Support.
 119
 120 config BF524
 121         bool "BF524"
 122         help
 123           BF524 Processor Support.
 124
 125 config BF525
 126         bool "BF525"
 127         help
 128           BF525 Processor Support.
 129
 130 config BF526
 131         bool "BF526"
 132         help
 133           BF526 Processor Support.
 134
 135 config BF527
 136         bool "BF527"
 137         help
 138           BF527 Processor Support.
 139
 140 config BF531
 141         bool "BF531"
 142         help
 143           BF531 Processor Support.
 144
 145 config BF532
 146         bool "BF532"
 147         help
 148           BF532 Processor Support.
 149
 150 config BF533
 151         bool "BF533"
 152         help
 153           BF533 Processor Support.
 154
 155 config BF534
 156         bool "BF534"
 157         help
 158           BF534 Processor Support.
 159
 160 config BF536
 161         bool "BF536"
 162         help
 163           BF536 Processor Support.
 164
 165 config BF537
 166         bool "BF537"
 167         help
 168           BF537 Processor Support.
 169
 170 config BF538
 171         bool "BF538"
 172         help
 173           BF538 Processor Support.
 174
 175 config BF539
 176         bool "BF539"
 177         help
 178           BF539 Processor Support.
 179
 180 config BF542_std
 181         bool "BF542"
 182         help
 183           BF542 Processor Support.
 184
 185 config BF542M
 186         bool "BF542m"
 187         help
 188           BF542 Processor Support.
 189
 190 config BF544_std
 191         bool "BF544"
 192         help
 193           BF544 Processor Support.
 194
 195 config BF544M
 196         bool "BF544m"
 197         help
 198           BF544 Processor Support.
 199
 200 config BF547_std
 201         bool "BF547"
 202         help
 203           BF547 Processor Support.
 204
 205 config BF547M
 206         bool "BF547m"
 207         help
 208           BF547 Processor Support.
 209
 210 config BF548_std
 211         bool "BF548"
 212         help
 213           BF548 Processor Support.
 214
 215 config BF548M
 216         bool "BF548m"
 217         help
 218           BF548 Processor Support.
 219
 220 config BF549_std
 221         bool "BF549"
 222         help
 223           BF549 Processor Support.
 224
 225 config BF549M
 226         bool "BF549m"
 227         help
 228           BF549 Processor Support.
 229
 230 config BF561
 231         bool "BF561"
 232         help
 233           BF561 Processor Support.
 234
 235 endchoice
 236
 237 config SMP
 238         depends on BF561
 239         select TICKSOURCE_CORETMR
 240         bool "Symmetric multi-processing support"
 241         ---help---
 242           This enables support for systems with more than one CPU,
 243           like the dual core BF561. If you have a system with only one
 244           CPU, say N. If you have a system with more than one CPU, say Y.
 245
 246           If you don't know what to do here, say N.
 247
 248 config NR_CPUS
 249         int
 250         depends on SMP
 251         default 2 if BF561
 252
 253 config HOTPLUG_CPU
 254         bool "Support for hot-pluggable CPUs"
 255         depends on SMP && HOTPLUG
 256         default y
 257
 258 config IRQ_PER_CPU
 259         bool
 260         depends on SMP
 261         default y
 262
 263 config HAVE_LEGACY_PER_CPU_AREA
 264         def_bool y
 265         depends on SMP
 266
 267 config BF_REV_MIN
 268         int
 269         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
 270         default 2 if (BF537 || BF536 || BF534)
 271         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 272         default 4 if (BF538 || BF539)
 273
 274 config BF_REV_MAX
 275         int
 276         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
 277         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 278         default 5 if (BF561 || BF538 || BF539)
 279         default 6 if (BF533 || BF532 || BF531)
 280
 281 choice
 282         prompt "Silicon Rev"
 283         default BF_REV_0_0 if (BF51x || BF52x)
 284         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 285         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 286
 287 config BF_REV_0_0
 288         bool "0.0"
 289         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 290
 291 config BF_REV_0_1
 292         bool "0.1"
 293         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 294
 295 config BF_REV_0_2
 296         bool "0.2"
 297         depends on (BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 298
 299 config BF_REV_0_3
 300         bool "0.3"
 301         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 302
 303 config BF_REV_0_4
 304         bool "0.4"
 305         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 306
 307 config BF_REV_0_5
 308         bool "0.5"
 309         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 310
 311 config BF_REV_0_6
 312         bool "0.6"
 313         depends on (BF533 || BF532 || BF531)
 314
 315 config BF_REV_ANY
 316         bool "any"
 317
 318 config BF_REV_NONE
 319         bool "none"
 320
 321 endchoice
 322
 323 config BF53x
 324         bool
 325         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 326         default y
 327
 328 config MEM_GENERIC_BOARD
 329         bool
 330         depends on GENERIC_BOARD
 331         default y
 332
 333 config MEM_MT48LC64M4A2FB_7E
 334         bool
 335         depends on (BFIN533_STAMP)
 336         default y
 337
 338 config MEM_MT48LC16M16A2TG_75
 339         bool
 340         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 341                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 342                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 343                 || BFIN527_BLUETECHNIX_CM)
 344         default y
 345
 346 config MEM_MT48LC32M8A2_75
 347         bool
 348         depends on (BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 349         default y
 350
 351 config MEM_MT48LC8M32B2B5_7
 352         bool
 353         depends on (BFIN561_BLUETECHNIX_CM)
 354         default y
 355
 356 config MEM_MT48LC32M16A2TG_75
 357         bool
 358         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP)
 359         default y
 360
 361 config MEM_MT48LC32M8A2_75
 362         bool
 363         depends on (BFIN518F_EZBRD)
 364         default y
 365
 366 config MEM_MT48H32M16LFCJ_75
 367         bool
 368         depends on (BFIN526_EZBRD)
 369         default y
 370
 371 source "arch/blackfin/mach-bf518/Kconfig"
 372 source "arch/blackfin/mach-bf527/Kconfig"
 373 source "arch/blackfin/mach-bf533/Kconfig"
 374 source "arch/blackfin/mach-bf561/Kconfig"
 375 source "arch/blackfin/mach-bf537/Kconfig"
 376 source "arch/blackfin/mach-bf538/Kconfig"
 377 source "arch/blackfin/mach-bf548/Kconfig"
 378
 379 menu "Board customizations"
 380
 381 config CMDLINE_BOOL
 382         bool "Default bootloader kernel arguments"
 383
 384 config CMDLINE
 385         string "Initial kernel command string"
 386         depends on CMDLINE_BOOL
 387         default "console=ttyBF0,57600"
 388         help
 389           If you don't have a boot loader capable of passing a command line string
 390           to the kernel, you may specify one here. As a minimum, you should specify
 391           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 392
 393 config BOOT_LOAD
 394         hex "Kernel load address for booting"
 395         default "0x1000"
 396         range 0x1000 0x20000000
 397         help
 398           This option allows you to set the load address of the kernel.
 399           This can be useful if you are on a board which has a small amount
 400           of memory or you wish to reserve some memory at the beginning of
 401           the address space.
 402
 403           Note that you need to keep this value above 4k (0x1000) as this
 404           memory region is used to capture NULL pointer references as well
 405           as some core kernel functions.
 406
 407 config ROM_BASE
 408         hex "Kernel ROM Base"
 409         depends on ROMKERNEL
 410         default "0x20040040"
 411         range 0x20000000 0x20400000 if !(BF54x || BF561)
 412         range 0x20000000 0x30000000 if (BF54x || BF561)
 413         help
 414           Make sure your ROM base does not include any file-header
 415           information that is prepended to the kernel.
 416
 417           For example, the bootable U-Boot format (created with
 418           mkimage) has a 64 byte header (0x40).  So while the image
 419           you write to flash might start at say 0x20080000, you have
 420           to add 0x40 to get the kernel's ROM base as it will come
 421           after the header.
 422
 423 comment "Clock/PLL Setup"
 424
 425 config CLKIN_HZ
 426         int "Frequency of the crystal on the board in Hz"
 427         default "10000000" if BFIN532_IP0X
 428         default "11059200" if BFIN533_STAMP
 429         default "24576000" if PNAV10
 430         default "25000000" # most people use this
 431         default "27000000" if BFIN533_EZKIT
 432         default "30000000" if BFIN561_EZKIT
 433         help
 434           The frequency of CLKIN crystal oscillator on the board in Hz.
 435           Warning: This value should match the crystal on the board. Otherwise,
 436           peripherals won't work properly.
 437
 438 config BFIN_KERNEL_CLOCK
 439         bool "Re-program Clocks while Kernel boots?"
 440         default n
 441         help
 442           This option decides if kernel clocks are re-programed from the
 443           bootloader settings. If the clocks are not set, the SDRAM settings
 444           are also not changed, and the Bootloader does 100% of the hardware
 445           configuration.
 446
 447 config PLL_BYPASS
 448         bool "Bypass PLL"
 449         depends on BFIN_KERNEL_CLOCK
 450         default n
 451
 452 config CLKIN_HALF
 453         bool "Half Clock In"
 454         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 455         default n
 456         help
 457           If this is set the clock will be divided by 2, before it goes to the PLL.
 458
 459 config VCO_MULT
 460         int "VCO Multiplier"
 461         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 462         range 1 64
 463         default "22" if BFIN533_EZKIT
 464         default "45" if BFIN533_STAMP
 465         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 466         default "22" if BFIN533_BLUETECHNIX_CM
 467         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 468         default "20" if BFIN561_EZKIT
 469         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 470         help
 471           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 472           PLL Frequency = (Crystal Frequency) * (this setting)
 473
 474 choice
 475         prompt "Core Clock Divider"
 476         depends on BFIN_KERNEL_CLOCK
 477         default CCLK_DIV_1
 478         help
 479           This sets the frequency of the core. It can be 1, 2, 4 or 8
 480           Core Frequency = (PLL frequency) / (this setting)
 481
 482 config CCLK_DIV_1
 483         bool "1"
 484
 485 config CCLK_DIV_2
 486         bool "2"
 487
 488 config CCLK_DIV_4
 489         bool "4"
 490
 491 config CCLK_DIV_8
 492         bool "8"
 493 endchoice
 494
 495 config SCLK_DIV
 496         int "System Clock Divider"
 497         depends on BFIN_KERNEL_CLOCK
 498         range 1 15
 499         default 5
 500         help
 501           This sets the frequency of the system clock (including SDRAM or DDR).
 502           This can be between 1 and 15
 503           System Clock = (PLL frequency) / (this setting)
 504
 505 choice
 506         prompt "DDR SDRAM Chip Type"
 507         depends on BFIN_KERNEL_CLOCK
 508         depends on BF54x
 509         default MEM_MT46V32M16_5B
 510
 511 config MEM_MT46V32M16_6T
 512         bool "MT46V32M16_6T"
 513
 514 config MEM_MT46V32M16_5B
 515         bool "MT46V32M16_5B"
 516 endchoice
 517
 518 choice
 519         prompt "DDR/SDRAM Timing"
 520         depends on BFIN_KERNEL_CLOCK
 521         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 522         help
 523           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 524           The calculated SDRAM timing parameters may not be 100%
 525           accurate - This option is therefore marked experimental.
 526
 527 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 528         bool "Calculate Timings (EXPERIMENTAL)"
 529         depends on EXPERIMENTAL
 530
 531 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 532         bool "Provide accurate Timings based on target SCLK"
 533         help
 534           Please consult the Blackfin Hardware Reference Manuals as well
 535           as the memory device datasheet.
 536           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 537 endchoice
 538
 539 menu "Memory Init Control"
 540         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 541
 542 config MEM_DDRCTL0
 543         depends on BF54x
 544         hex "DDRCTL0"
 545         default 0x0
 546
 547 config MEM_DDRCTL1
 548         depends on BF54x
 549         hex "DDRCTL1"
 550         default 0x0
 551
 552 config MEM_DDRCTL2
 553         depends on BF54x
 554         hex "DDRCTL2"
 555         default 0x0
 556
 557 config MEM_EBIU_DDRQUE
 558         depends on BF54x
 559         hex "DDRQUE"
 560         default 0x0
 561
 562 config MEM_SDRRC
 563         depends on !BF54x
 564         hex "SDRRC"
 565         default 0x0
 566
 567 config MEM_SDGCTL
 568         depends on !BF54x
 569         hex "SDGCTL"
 570         default 0x0
 571 endmenu
 572
 573 #
 574 # Max & Min Speeds for various Chips
 575 #
 576 config MAX_VCO_HZ
 577         int
 578         default 400000000 if BF512
 579         default 400000000 if BF514
 580         default 400000000 if BF516
 581         default 400000000 if BF518
 582         default 400000000 if BF522
 583         default 600000000 if BF523
 584         default 400000000 if BF524
 585         default 600000000 if BF525
 586         default 400000000 if BF526
 587         default 600000000 if BF527
 588         default 400000000 if BF531
 589         default 400000000 if BF532
 590         default 750000000 if BF533
 591         default 500000000 if BF534
 592         default 400000000 if BF536
 593         default 600000000 if BF537
 594         default 533333333 if BF538
 595         default 533333333 if BF539
 596         default 600000000 if BF542
 597         default 533333333 if BF544
 598         default 600000000 if BF547
 599         default 600000000 if BF548
 600         default 533333333 if BF549
 601         default 600000000 if BF561
 602
 603 config MIN_VCO_HZ
 604         int
 605         default 50000000
 606
 607 config MAX_SCLK_HZ
 608         int
 609         default 133333333
 610
 611 config MIN_SCLK_HZ
 612         int
 613         default 27000000
 614
 615 comment "Kernel Timer/Scheduler"
 616
 617 source kernel/Kconfig.hz
 618
 619 config GENERIC_TIME
 620         def_bool y
 621
 622 config GENERIC_CLOCKEVENTS
 623         bool "Generic clock events"
 624         default y
 625
 626 menu "Clock event device"
 627         depends on GENERIC_CLOCKEVENTS
 628 config TICKSOURCE_GPTMR0
 629         bool "GPTimer0"
 630         depends on !SMP
 631         select BFIN_GPTIMERS
 632
 633 config TICKSOURCE_CORETMR
 634         bool "Core timer"
 635         default y
 636 endmenu
 637
 638 menu "Clock souce"
 639         depends on GENERIC_CLOCKEVENTS
 640 config CYCLES_CLOCKSOURCE
 641         bool "CYCLES"
 642         default y
 643         depends on !BFIN_SCRATCH_REG_CYCLES
 644         depends on !SMP
 645         help
 646           If you say Y here, you will enable support for using the 'cycles'
 647           registers as a clock source.  Doing so means you will be unable to
 648           safely write to the 'cycles' register during runtime.  You will
 649           still be able to read it (such as for performance monitoring), but
 650           writing the registers will most likely crash the kernel.
 651
 652 config GPTMR0_CLOCKSOURCE
 653         bool "GPTimer0"
 654         select BFIN_GPTIMERS
 655         depends on !TICKSOURCE_GPTMR0
 656 endmenu
 657
 658 config ARCH_USES_GETTIMEOFFSET
 659         depends on !GENERIC_CLOCKEVENTS
 660         def_bool y
 661
 662 source kernel/time/Kconfig
 663
 664 comment "Misc"
 665
 666 choice
 667         prompt "Blackfin Exception Scratch Register"
 668         default BFIN_SCRATCH_REG_RETN
 669         help
 670           Select the resource to reserve for the Exception handler:
 671             - RETN: Non-Maskable Interrupt (NMI)
 672             - RETE: Exception Return (JTAG/ICE)
 673             - CYCLES: Performance counter
 674
 675           If you are unsure, please select "RETN".
 676
 677 config BFIN_SCRATCH_REG_RETN
 678         bool "RETN"
 679         help
 680           Use the RETN register in the Blackfin exception handler
 681           as a stack scratch register.  This means you cannot
 682           safely use NMI on the Blackfin while running Linux, but
 683           you can debug the system with a JTAG ICE and use the
 684           CYCLES performance registers.
 685
 686           If you are unsure, please select "RETN".
 687
 688 config BFIN_SCRATCH_REG_RETE
 689         bool "RETE"
 690         help
 691           Use the RETE register in the Blackfin exception handler
 692           as a stack scratch register.  This means you cannot
 693           safely use a JTAG ICE while debugging a Blackfin board,
 694           but you can safely use the CYCLES performance registers
 695           and the NMI.
 696
 697           If you are unsure, please select "RETN".
 698
 699 config BFIN_SCRATCH_REG_CYCLES
 700         bool "CYCLES"
 701         help
 702           Use the CYCLES register in the Blackfin exception handler
 703           as a stack scratch register.  This means you cannot
 704           safely use the CYCLES performance registers on a Blackfin
 705           board at anytime, but you can debug the system with a JTAG
 706           ICE and use the NMI.
 707
 708           If you are unsure, please select "RETN".
 709
 710 endchoice
 711
 712 endmenu
 713
 714
 715 menu "Blackfin Kernel Optimizations"
 716         depends on !SMP
 717
 718 comment "Memory Optimizations"
 719
 720 config I_ENTRY_L1
 721         bool "Locate interrupt entry code in L1 Memory"
 722         default y
 723         help
 724           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 725           into L1 instruction memory. (less latency)
 726
 727 config EXCPT_IRQ_SYSC_L1
 728         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 729         default y
 730         help
 731           If enabled, the entire ASM lowlevel exception and interrupt entry code
 732           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 733           (less latency)
 734
 735 config DO_IRQ_L1
 736         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 737         default y
 738         help
 739           If enabled, the frequently called do_irq dispatcher function is linked
 740           into L1 instruction memory. (less latency)
 741
 742 config CORE_TIMER_IRQ_L1
 743         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 744         default y
 745         help
 746           If enabled, the frequently called timer_interrupt() function is linked
 747           into L1 instruction memory. (less latency)
 748
 749 config IDLE_L1
 750         bool "Locate frequently idle function in L1 Memory"
 751         default y
 752         help
 753           If enabled, the frequently called idle function is linked
 754           into L1 instruction memory. (less latency)
 755
 756 config SCHEDULE_L1
 757         bool "Locate kernel schedule function in L1 Memory"
 758         default y
 759         help
 760           If enabled, the frequently called kernel schedule is linked
 761           into L1 instruction memory. (less latency)
 762
 763 config ARITHMETIC_OPS_L1
 764         bool "Locate kernel owned arithmetic functions in L1 Memory"
 765         default y
 766         help
 767           If enabled, arithmetic functions are linked
 768           into L1 instruction memory. (less latency)
 769
 770 config ACCESS_OK_L1
 771         bool "Locate access_ok function in L1 Memory"
 772         default y
 773         help
 774           If enabled, the access_ok function is linked
 775           into L1 instruction memory. (less latency)
 776
 777 config MEMSET_L1
 778         bool "Locate memset function in L1 Memory"
 779         default y
 780         help
 781           If enabled, the memset function is linked
 782           into L1 instruction memory. (less latency)
 783
 784 config MEMCPY_L1
 785         bool "Locate memcpy function in L1 Memory"
 786         default y
 787         help
 788           If enabled, the memcpy function is linked
 789           into L1 instruction memory. (less latency)
 790
 791 config SYS_BFIN_SPINLOCK_L1
 792         bool "Locate sys_bfin_spinlock function in L1 Memory"
 793         default y
 794         help
 795           If enabled, sys_bfin_spinlock function is linked
 796           into L1 instruction memory. (less latency)
 797
 798 config IP_CHECKSUM_L1
 799         bool "Locate IP Checksum function in L1 Memory"
 800         default n
 801         help
 802           If enabled, the IP Checksum function is linked
 803           into L1 instruction memory. (less latency)
 804
 805 config CACHELINE_ALIGNED_L1
 806         bool "Locate cacheline_aligned data to L1 Data Memory"
 807         default y if !BF54x
 808         default n if BF54x
 809         depends on !BF531
 810         help
 811           If enabled, cacheline_aligned data is linked
 812           into L1 data memory. (less latency)
 813
 814 config SYSCALL_TAB_L1
 815         bool "Locate Syscall Table L1 Data Memory"
 816         default n
 817         depends on !BF531
 818         help
 819           If enabled, the Syscall LUT is linked
 820           into L1 data memory. (less latency)
 821
 822 config CPLB_SWITCH_TAB_L1
 823         bool "Locate CPLB Switch Tables L1 Data Memory"
 824         default n
 825         depends on !BF531
 826         help
 827           If enabled, the CPLB Switch Tables are linked
 828           into L1 data memory. (less latency)
 829
 830 config APP_STACK_L1
 831         bool "Support locating application stack in L1 Scratch Memory"
 832         default y
 833         help
 834           If enabled the application stack can be located in L1
 835           scratch memory (less latency).
 836
 837           Currently only works with FLAT binaries.
 838
 839 config EXCEPTION_L1_SCRATCH
 840         bool "Locate exception stack in L1 Scratch Memory"
 841         default n
 842         depends on !APP_STACK_L1
 843         help
 844           Whenever an exception occurs, use the L1 Scratch memory for
 845           stack storage.  You cannot place the stacks of FLAT binaries
 846           in L1 when using this option.
 847
 848           If you don't use L1 Scratch, then you should say Y here.
 849
 850 comment "Speed Optimizations"
 851 config BFIN_INS_LOWOVERHEAD
 852         bool "ins[bwl] low overhead, higher interrupt latency"
 853         default y
 854         help
 855           Reads on the Blackfin are speculative. In Blackfin terms, this means
 856           they can be interrupted at any time (even after they have been issued
 857           on to the external bus), and re-issued after the interrupt occurs.
 858           For memory - this is not a big deal, since memory does not change if
 859           it sees a read.
 860
 861           If a FIFO is sitting on the end of the read, it will see two reads,
 862           when the core only sees one since the FIFO receives both the read
 863           which is cancelled (and not delivered to the core) and the one which
 864           is re-issued (which is delivered to the core).
 865
 866           To solve this, interrupts are turned off before reads occur to
 867           I/O space. This option controls which the overhead/latency of
 868           controlling interrupts during this time
 869            "n" turns interrupts off every read
 870                 (higher overhead, but lower interrupt latency)
 871            "y" turns interrupts off every loop
 872                 (low overhead, but longer interrupt latency)
 873
 874           default behavior is to leave this set to on (type "Y"). If you are experiencing
 875           interrupt latency issues, it is safe and OK to turn this off.
 876
 877 endmenu
 878
 879 choice
 880         prompt "Kernel executes from"
 881         help
 882           Choose the memory type that the kernel will be running in.
 883
 884 config RAMKERNEL
 885         bool "RAM"
 886         help
 887           The kernel will be resident in RAM when running.
 888
 889 config ROMKERNEL
 890         bool "ROM"
 891         help
 892           The kernel will be resident in FLASH/ROM when running.
 893
 894 endchoice
 895
 896 source "mm/Kconfig"
 897
 898 config BFIN_GPTIMERS
 899         tristate "Enable Blackfin General Purpose Timers API"
 900         default n
 901         help
 902           Enable support for the General Purpose Timers API.  If you
 903           are unsure, say N.
 904
 905           To compile this driver as a module, choose M here: the module
 906           will be called gptimers.
 907
 908 choice
 909         prompt "Uncached DMA region"
 910         default DMA_UNCACHED_1M
 911 config DMA_UNCACHED_4M
 912         bool "Enable 4M DMA region"
 913 config DMA_UNCACHED_2M
 914         bool "Enable 2M DMA region"
 915 config DMA_UNCACHED_1M
 916         bool "Enable 1M DMA region"
 917 config DMA_UNCACHED_512K
 918         bool "Enable 512K DMA region"
 919 config DMA_UNCACHED_256K
 920         bool "Enable 256K DMA region"
 921 config DMA_UNCACHED_128K
 922         bool "Enable 128K DMA region"
 923 config DMA_UNCACHED_NONE
 924         bool "Disable DMA region"
 925 endchoice
 926
 927
 928 comment "Cache Support"
 929
 930 config BFIN_ICACHE
 931         bool "Enable ICACHE"
 932         default y
 933 config BFIN_EXTMEM_ICACHEABLE
 934         bool "Enable ICACHE for external memory"
 935         depends on BFIN_ICACHE
 936         default y
 937 config BFIN_L2_ICACHEABLE
 938         bool "Enable ICACHE for L2 SRAM"
 939         depends on BFIN_ICACHE
 940         depends on BF54x || BF561
 941         default n
 942
 943 config BFIN_DCACHE
 944         bool "Enable DCACHE"
 945         default y
 946 config BFIN_DCACHE_BANKA
 947         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
 948         depends on BFIN_DCACHE && !BF531
 949         default n
 950 config BFIN_EXTMEM_DCACHEABLE
 951         bool "Enable DCACHE for external memory"
 952         depends on BFIN_DCACHE
 953         default y
 954 choice
 955         prompt "External memory DCACHE policy"
 956         depends on BFIN_EXTMEM_DCACHEABLE
 957         default BFIN_EXTMEM_WRITEBACK if !SMP
 958         default BFIN_EXTMEM_WRITETHROUGH if SMP
 959 config BFIN_EXTMEM_WRITEBACK
 960         bool "Write back"
 961         depends on !SMP
 962         help
 963           Write Back Policy:
 964             Cached data will be written back to SDRAM only when needed.
 965             This can give a nice increase in performance, but beware of
 966             broken drivers that do not properly invalidate/flush their
 967             cache.
 968
 969           Write Through Policy:
 970             Cached data will always be written back to SDRAM when the
 971             cache is updated.  This is a completely safe setting, but
 972             performance is worse than Write Back.
 973
 974           If you are unsure of the options and you want to be safe,
 975           then go with Write Through.
 976
 977 config BFIN_EXTMEM_WRITETHROUGH
 978         bool "Write through"
 979         help
 980           Write Back Policy:
 981             Cached data will be written back to SDRAM only when needed.
 982             This can give a nice increase in performance, but beware of
 983             broken drivers that do not properly invalidate/flush their
 984             cache.
 985
 986           Write Through Policy:
 987             Cached data will always be written back to SDRAM when the
 988             cache is updated.  This is a completely safe setting, but
 989             performance is worse than Write Back.
 990
 991           If you are unsure of the options and you want to be safe,
 992           then go with Write Through.
 993
 994 endchoice
 995
 996 config BFIN_L2_DCACHEABLE
 997         bool "Enable DCACHE for L2 SRAM"
 998         depends on BFIN_DCACHE
 999         depends on (BF54x || BF561) && !SMP
1000         default n
1001 choice
1002         prompt "L2 SRAM DCACHE policy"
1003         depends on BFIN_L2_DCACHEABLE
1004         default BFIN_L2_WRITEBACK
1005 config BFIN_L2_WRITEBACK
1006         bool "Write back"
1007
1008 config BFIN_L2_WRITETHROUGH
1009         bool "Write through"
1010 endchoice
1011
1012
1013 comment "Memory Protection Unit"
1014 config MPU
1015         bool "Enable the memory protection unit (EXPERIMENTAL)"
1016         default n
1017         help
1018           Use the processor's MPU to protect applications from accessing
1019           memory they do not own.  This comes at a performance penalty
1020           and is recommended only for debugging.
1021
1022 comment "Asynchronous Memory Configuration"
1023
1024 menu "EBIU_AMGCTL Global Control"
1025 config C_AMCKEN
1026         bool "Enable CLKOUT"
1027         default y
1028
1029 config C_CDPRIO
1030         bool "DMA has priority over core for ext. accesses"
1031         default n
1032
1033 config C_B0PEN
1034         depends on BF561
1035         bool "Bank 0 16 bit packing enable"
1036         default y
1037
1038 config C_B1PEN
1039         depends on BF561
1040         bool "Bank 1 16 bit packing enable"
1041         default y
1042
1043 config C_B2PEN
1044         depends on BF561
1045         bool "Bank 2 16 bit packing enable"
1046         default y
1047
1048 config C_B3PEN
1049         depends on BF561
1050         bool "Bank 3 16 bit packing enable"
1051         default n
1052
1053 choice
1054         prompt "Enable Asynchronous Memory Banks"
1055         default C_AMBEN_ALL
1056
1057 config C_AMBEN
1058         bool "Disable All Banks"
1059
1060 config C_AMBEN_B0
1061         bool "Enable Bank 0"
1062
1063 config C_AMBEN_B0_B1
1064         bool "Enable Bank 0 & 1"
1065
1066 config C_AMBEN_B0_B1_B2
1067         bool "Enable Bank 0 & 1 & 2"
1068
1069 config C_AMBEN_ALL
1070         bool "Enable All Banks"
1071 endchoice
1072 endmenu
1073
1074 menu "EBIU_AMBCTL Control"
1075 config BANK_0
1076         hex "Bank 0 (AMBCTL0.L)"
1077         default 0x7BB0
1078         help
1079           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1080           used to control the Asynchronous Memory Bank 0 settings.
1081
1082 config BANK_1
1083         hex "Bank 1 (AMBCTL0.H)"
1084         default 0x7BB0
1085         default 0x5558 if BF54x
1086         help
1087           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1088           used to control the Asynchronous Memory Bank 1 settings.
1089
1090 config BANK_2
1091         hex "Bank 2 (AMBCTL1.L)"
1092         default 0x7BB0
1093         help
1094           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1095           used to control the Asynchronous Memory Bank 2 settings.
1096
1097 config BANK_3
1098         hex "Bank 3 (AMBCTL1.H)"
1099         default 0x99B3
1100         help
1101           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1102           used to control the Asynchronous Memory Bank 3 settings.
1103
1104 endmenu
1105
1106 config EBIU_MBSCTLVAL
1107         hex "EBIU Bank Select Control Register"
1108         depends on BF54x
1109         default 0
1110
1111 config EBIU_MODEVAL
1112         hex "Flash Memory Mode Control Register"
1113         depends on BF54x
1114         default 1
1115
1116 config EBIU_FCTLVAL
1117         hex "Flash Memory Bank Control Register"
1118         depends on BF54x
1119         default 6
1120 endmenu
1121
1122 #############################################################################
1123 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1124
1125 config PCI
1126         bool "PCI support"
1127         depends on BROKEN
1128         help
1129           Support for PCI bus.
1130
1131 source "drivers/pci/Kconfig"
1132
1133 source "drivers/pcmcia/Kconfig"
1134
1135 source "drivers/pci/hotplug/Kconfig"
1136
1137 endmenu
1138
1139 menu "Executable file formats"
1140
1141 source "fs/Kconfig.binfmt"
1142
1143 endmenu
1144
1145 menu "Power management options"
1146
1147 source "kernel/power/Kconfig"
1148
1149 config ARCH_SUSPEND_POSSIBLE
1150         def_bool y
1151
1152 choice
1153         prompt "Standby Power Saving Mode"
1154         depends on PM
1155         default PM_BFIN_SLEEP_DEEPER
1156 config  PM_BFIN_SLEEP_DEEPER
1157         bool "Sleep Deeper"
1158         help
1159           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1160           power dissipation by disabling the clock to the processor core (CCLK).
1161           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1162           to 0.85 V to provide the greatest power savings, while preserving the
1163           processor state.
1164           The PLL and system clock (SCLK) continue to operate at a very low
1165           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1166           the SDRAM is put into Self Refresh Mode. Typically an external event
1167           such as GPIO interrupt or RTC activity wakes up the processor.
1168           Various Peripherals such as UART, SPORT, PPI may not function as
1169           normal during Sleep Deeper, due to the reduced SCLK frequency.
1170           When in the sleep mode, system DMA access to L1 memory is not supported.
1171
1172           If unsure, select "Sleep Deeper".
1173
1174 config  PM_BFIN_SLEEP
1175         bool "Sleep"
1176         help
1177           Sleep Mode (High Power Savings) - The sleep mode reduces power
1178           dissipation by disabling the clock to the processor core (CCLK).
1179           The PLL and system clock (SCLK), however, continue to operate in
1180           this mode. Typically an external event or RTC activity will wake
1181           up the processor. When in the sleep mode, system DMA access to L1
1182           memory is not supported.
1183
1184           If unsure, select "Sleep Deeper".
1185 endchoice
1186
1187 config PM_WAKEUP_BY_GPIO
1188         bool "Allow Wakeup from Standby by GPIO"
1189         depends on PM && !BF54x
1190
1191 config PM_WAKEUP_GPIO_NUMBER
1192         int "GPIO number"
1193         range 0 47
1194         depends on PM_WAKEUP_BY_GPIO
1195         default 2
1196
1197 choice
1198         prompt "GPIO Polarity"
1199         depends on PM_WAKEUP_BY_GPIO
1200         default PM_WAKEUP_GPIO_POLAR_H
1201 config  PM_WAKEUP_GPIO_POLAR_H
1202         bool "Active High"
1203 config  PM_WAKEUP_GPIO_POLAR_L
1204         bool "Active Low"
1205 config  PM_WAKEUP_GPIO_POLAR_EDGE_F
1206         bool "Falling EDGE"
1207 config  PM_WAKEUP_GPIO_POLAR_EDGE_R
1208         bool "Rising EDGE"
1209 config  PM_WAKEUP_GPIO_POLAR_EDGE_B
1210         bool "Both EDGE"
1211 endchoice
1212
1213 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1214         depends on PM
1215
1216 config PM_BFIN_WAKE_PH6
1217         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1218         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1219         default n
1220         help
1221           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1222
1223 config PM_BFIN_WAKE_GP
1224         bool "Allow Wake-Up from GPIOs"
1225         depends on PM && BF54x
1226         default n
1227         help
1228           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1229           (all processors, except ADSP-BF549). This option sets
1230           the general-purpose wake-up enable (GPWE) control bit to enable
1231           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1232           On ADSP-BF549 this option enables the the same functionality on the
1233           /MRXON pin also PH7.
1234
1235 endmenu
1236
1237 menu "CPU Frequency scaling"
1238         depends on !SMP
1239
1240 source "drivers/cpufreq/Kconfig"
1241
1242 config BFIN_CPU_FREQ
1243         bool
1244         depends on CPU_FREQ
1245         select CPU_FREQ_TABLE
1246         default y
1247
1248 config CPU_VOLTAGE
1249         bool "CPU Voltage scaling"
1250         depends on EXPERIMENTAL
1251         depends on CPU_FREQ
1252         default n
1253         help
1254           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1255           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1256           manuals. There is a theoretical risk that during VDDINT transitions
1257           the PLL may unlock.
1258
1259 endmenu
1260
1261 source "net/Kconfig"
1262
1263 source "drivers/Kconfig"
1264
1265 source "drivers/firmware/Kconfig"
1266
1267 source "fs/Kconfig"
1268
1269 source "arch/blackfin/Kconfig.debug"
1270
1271 source "security/Kconfig"
1272
1273 source "crypto/Kconfig"
1274
1275 source "lib/Kconfig"