SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/arm/mm/proc-arm920.S

   1 /*
   2  *  linux/arch/arm/mm/proc-arm920.S: MMU functions for ARM920
   3  *
   4  *  Copyright (C) 1999,2000 ARM Limited
   5  *  Copyright (C) 2000 Deep Blue Solutions Ltd.
   6  *  hacked for non-paged-MM by Hyok S. Choi, 2003.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  21  *
  22  *
  23  * These are the low level assembler for performing cache and TLB
  24  * functions on the arm920.
  25  *
  26  *  CONFIG_CPU_ARM920_CPU_IDLE -> nohlt
  27  */
  28 #include <linux/linkage.h>
  29 #include <linux/init.h>
  30 #include <asm/assembler.h>
  31 #include <asm/hwcap.h>
  32 #include <asm/pgtable-hwdef.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/page.h>
  35 #include <asm/ptrace.h>
  36 #include "proc-macros.S"
  37
  38 /*
  39  * The size of one data cache line.
  40  */
  41 #define CACHE_DLINESIZE 32
  42
  43 /*
  44  * The number of data cache segments.
  45  */
  46 #define CACHE_DSEGMENTS 8
  47
  48 /*
  49  * The number of lines in a cache segment.
  50  */
  51 #define CACHE_DENTRIES  64
  52
  53 /*
  54  * This is the size at which it becomes more efficient to
  55  * clean the whole cache, rather than using the individual
  56  * cache line maintainence instructions.
  57  */
  58 #define CACHE_DLIMIT    65536
  59
  60
  61         .text
  62 /*
  63  * cpu_arm920_proc_init()
  64  */
  65 ENTRY(cpu_arm920_proc_init)
  66         mov     pc, lr
  67
  68 /*
  69  * cpu_arm920_proc_fin()
  70  */
  71 ENTRY(cpu_arm920_proc_fin)
  72         stmfd   sp!, {lr}
  73         mov     ip, #PSR_F_BIT | PSR_I_BIT | SVC_MODE
  74         msr     cpsr_c, ip
  75 #ifndef CONFIG_CPU_DCACHE_WRITETHROUGH
  76         bl      arm920_flush_kern_cache_all
  77 #else
  78         bl      v4wt_flush_kern_cache_all
  79 #endif
  80         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  81         bic     r0, r0, #0x1000                 @ ...i............
  82         bic     r0, r0, #0x000e                 @ ............wca.
  83         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  84         ldmfd   sp!, {pc}
  85
  86 /*
  87  * cpu_arm920_reset(loc)
  88  *
  89  * Perform a soft reset of the system.  Put the CPU into the
  90  * same state as it would be if it had been reset, and branch
  91  * to what would be the reset vector.
  92  *
  93  * loc: location to jump to for soft reset
  94  */
  95         .align  5
  96 ENTRY(cpu_arm920_reset)
  97         mov     ip, #0
  98         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I,D caches
  99         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 100 #ifdef CONFIG_MMU
 101         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 102 #endif
 103         mrc     p15, 0, ip, c1, c0, 0           @ ctrl register
 104         bic     ip, ip, #0x000f                 @ ............wcam
 105         bic     ip, ip, #0x1100                 @ ...i...s........
 106         mcr     p15, 0, ip, c1, c0, 0           @ ctrl register
 107         mov     pc, r0
 108
 109 /*
 110  * cpu_arm920_do_idle()
 111  */
 112         .align  5
 113 ENTRY(cpu_arm920_do_idle)
 114         mcr     p15, 0, r0, c7, c0, 4           @ Wait for interrupt
 115         mov     pc, lr
 116
 117
 118 #ifndef CONFIG_CPU_DCACHE_WRITETHROUGH
 119
 120 /*
 121  *      flush_user_cache_all()
 122  *
 123  *      Invalidate all cache entries in a particular address
 124  *      space.
 125  */
 126 ENTRY(arm920_flush_user_cache_all)
 127         /* FALLTHROUGH */
 128
 129 /*
 130  *      flush_kern_cache_all()
 131  *
 132  *      Clean and invalidate the entire cache.
 133  */
 134 ENTRY(arm920_flush_kern_cache_all)
 135         mov     r2, #VM_EXEC
 136         mov     ip, #0
 137 __flush_whole_cache:
 138         mov     r1, #(CACHE_DSEGMENTS - 1) << 5 @ 8 segments
 139 1:      orr     r3, r1, #(CACHE_DENTRIES - 1) << 26 @ 64 entries
 140 2:      mcr     p15, 0, r3, c7, c14, 2          @ clean+invalidate D index
 141         subs    r3, r3, #1 << 26
 142         bcs     2b                              @ entries 63 to 0
 143         subs    r1, r1, #1 << 5
 144         bcs     1b                              @ segments 7 to 0
 145         tst     r2, #VM_EXEC
 146         mcrne   p15, 0, ip, c7, c5, 0           @ invalidate I cache
 147         mcrne   p15, 0, ip, c7, c10, 4          @ drain WB
 148         mov     pc, lr
 149
 150 /*
 151  *      flush_user_cache_range(start, end, flags)
 152  *
 153  *      Invalidate a range of cache entries in the specified
 154  *      address space.
 155  *
 156  *      - start - start address (inclusive)
 157  *      - end   - end address (exclusive)
 158  *      - flags - vm_flags for address space
 159  */
 160 ENTRY(arm920_flush_user_cache_range)
 161         mov     ip, #0
 162         sub     r3, r1, r0                      @ calculate total size
 163         cmp     r3, #CACHE_DLIMIT
 164         bhs     __flush_whole_cache
 165
 166 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 167         tst     r2, #VM_EXEC
 168         mcrne   p15, 0, r0, c7, c5, 1           @ invalidate I entry
 169         add     r0, r0, #CACHE_DLINESIZE
 170         cmp     r0, r1
 171         blo     1b
 172         tst     r2, #VM_EXEC
 173         mcrne   p15, 0, ip, c7, c10, 4          @ drain WB
 174         mov     pc, lr
 175
 176 /*
 177  *      coherent_kern_range(start, end)
 178  *
 179  *      Ensure coherency between the Icache and the Dcache in the
 180  *      region described by start, end.  If you have non-snooping
 181  *      Harvard caches, you need to implement this function.
 182  *
 183  *      - start - virtual start address
 184  *      - end   - virtual end address
 185  */
 186 ENTRY(arm920_coherent_kern_range)
 187         /* FALLTHROUGH */
 188
 189 /*
 190  *      coherent_user_range(start, end)
 191  *
 192  *      Ensure coherency between the Icache and the Dcache in the
 193  *      region described by start, end.  If you have non-snooping
 194  *      Harvard caches, you need to implement this function.
 195  *
 196  *      - start - virtual start address
 197  *      - end   - virtual end address
 198  */
 199 ENTRY(arm920_coherent_user_range)
 200         bic     r0, r0, #CACHE_DLINESIZE - 1
 201 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 202         mcr     p15, 0, r0, c7, c5, 1           @ invalidate I entry
 203         add     r0, r0, #CACHE_DLINESIZE
 204         cmp     r0, r1
 205         blo     1b
 206         mcr     p15, 0, r0, c7, c10, 4          @ drain WB
 207         mov     pc, lr
 208
 209 /*
 210  *      flush_kern_dcache_area(void *addr, size_t size)
 211  *
 212  *      Ensure no D cache aliasing occurs, either with itself or
 213  *      the I cache
 214  *
 215  *      - addr  - kernel address
 216  *      - size  - region size
 217  */
 218 ENTRY(arm920_flush_kern_dcache_area)
 219         add     r1, r0, r1
 220 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 221         add     r0, r0, #CACHE_DLINESIZE
 222         cmp     r0, r1
 223         blo     1b
 224         mov     r0, #0
 225         mcr     p15, 0, r0, c7, c5, 0           @ invalidate I cache
 226         mcr     p15, 0, r0, c7, c10, 4          @ drain WB
 227         mov     pc, lr
 228
 229 /*
 230  *      dma_inv_range(start, end)
 231  *
 232  *      Invalidate (discard) the specified virtual address range.
 233  *      May not write back any entries.  If 'start' or 'end'
 234  *      are not cache line aligned, those lines must be written
 235  *      back.
 236  *
 237  *      - start - virtual start address
 238  *      - end   - virtual end address
 239  *
 240  * (same as v4wb)
 241  */
 242 arm920_dma_inv_range:
 243         tst     r0, #CACHE_DLINESIZE - 1
 244         bic     r0, r0, #CACHE_DLINESIZE - 1
 245         mcrne   p15, 0, r0, c7, c10, 1          @ clean D entry
 246         tst     r1, #CACHE_DLINESIZE - 1
 247         mcrne   p15, 0, r1, c7, c10, 1          @ clean D entry
 248 1:      mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 249         add     r0, r0, #CACHE_DLINESIZE
 250         cmp     r0, r1
 251         blo     1b
 252         mcr     p15, 0, r0, c7, c10, 4          @ drain WB
 253         mov     pc, lr
 254
 255 /*
 256  *      dma_clean_range(start, end)
 257  *
 258  *      Clean the specified virtual address range.
 259  *
 260  *      - start - virtual start address
 261  *      - end   - virtual end address
 262  *
 263  * (same as v4wb)
 264  */
 265 arm920_dma_clean_range:
 266         bic     r0, r0, #CACHE_DLINESIZE - 1
 267 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 268         add     r0, r0, #CACHE_DLINESIZE
 269         cmp     r0, r1
 270         blo     1b
 271         mcr     p15, 0, r0, c7, c10, 4          @ drain WB
 272         mov     pc, lr
 273
 274 /*
 275  *      dma_flush_range(start, end)
 276  *
 277  *      Clean and invalidate the specified virtual address range.
 278  *
 279  *      - start - virtual start address
 280  *      - end   - virtual end address
 281  */
 282 ENTRY(arm920_dma_flush_range)
 283         bic     r0, r0, #CACHE_DLINESIZE - 1
 284 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 285         add     r0, r0, #CACHE_DLINESIZE
 286         cmp     r0, r1
 287         blo     1b
 288         mcr     p15, 0, r0, c7, c10, 4          @ drain WB
 289         mov     pc, lr
 290
 291 /*
 292  *      dma_map_area(start, size, dir)
 293  *      - start - kernel virtual start address
 294  *      - size  - size of region
 295  *      - dir   - DMA direction
 296  */
 297 ENTRY(arm920_dma_map_area)
 298         add     r1, r1, r0
 299         cmp     r2, #DMA_TO_DEVICE
 300         beq     arm920_dma_clean_range
 301         bcs     arm920_dma_inv_range
 302         b       arm920_dma_flush_range
 303 ENDPROC(arm920_dma_map_area)
 304
 305 /*
 306  *      dma_unmap_area(start, size, dir)
 307  *      - start - kernel virtual start address
 308  *      - size  - size of region
 309  *      - dir   - DMA direction
 310  */
 311 ENTRY(arm920_dma_unmap_area)
 312         mov     pc, lr
 313 ENDPROC(arm920_dma_unmap_area)
 314
 315 ENTRY(arm920_cache_fns)
 316         .long   arm920_flush_kern_cache_all
 317         .long   arm920_flush_user_cache_all
 318         .long   arm920_flush_user_cache_range
 319         .long   arm920_coherent_kern_range
 320         .long   arm920_coherent_user_range
 321         .long   arm920_flush_kern_dcache_area
 322         .long   arm920_dma_map_area
 323         .long   arm920_dma_unmap_area
 324         .long   arm920_dma_flush_range
 325
 326 #endif
 327
 328
 329 ENTRY(cpu_arm920_dcache_clean_area)
 330 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 331         add     r0, r0, #CACHE_DLINESIZE
 332         subs    r1, r1, #CACHE_DLINESIZE
 333         bhi     1b
 334         mov     pc, lr
 335
 336 /* =============================== PageTable ============================== */
 337
 338 /*
 339  * cpu_arm920_switch_mm(pgd)
 340  *
 341  * Set the translation base pointer to be as described by pgd.
 342  *
 343  * pgd: new page tables
 344  */
 345         .align  5
 346 ENTRY(cpu_arm920_switch_mm)
 347 #ifdef CONFIG_MMU
 348         mov     ip, #0
 349 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 350         mcr     p15, 0, ip, c7, c6, 0           @ invalidate D cache
 351 #else
 352 @ && 'Clean & Invalidate whole DCache'
 353 @ && Re-written to use Index Ops.
 354 @ && Uses registers r1, r3 and ip
 355
 356         mov     r1, #(CACHE_DSEGMENTS - 1) << 5 @ 8 segments
 357 1:      orr     r3, r1, #(CACHE_DENTRIES - 1) << 26 @ 64 entries
 358 2:      mcr     p15, 0, r3, c7, c14, 2          @ clean & invalidate D index
 359         subs    r3, r3, #1 << 26
 360         bcs     2b                              @ entries 63 to 0
 361         subs    r1, r1, #1 << 5
 362         bcs     1b                              @ segments 7 to 0
 363 #endif
 364         mcr     p15, 0, ip, c7, c5, 0           @ invalidate I cache
 365         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 366         mcr     p15, 0, r0, c2, c0, 0           @ load page table pointer
 367         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 368 #endif
 369         mov     pc, lr
 370
 371 /*
 372  * cpu_arm920_set_pte(ptep, pte, ext)
 373  *
 374  * Set a PTE and flush it out
 375  */
 376         .align  5
 377 ENTRY(cpu_arm920_set_pte_ext)
 378 #ifdef CONFIG_MMU
 379         armv3_set_pte_ext
 380         mov     r0, r0
 381         mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 382         mcr     p15, 0, r0, c7, c10, 4          @ drain WB
 383 #endif
 384         mov     pc, lr
 385
 386         __INIT
 387
 388         .type   __arm920_setup, #function
 389 __arm920_setup:
 390         mov     r0, #0
 391         mcr     p15, 0, r0, c7, c7              @ invalidate I,D caches on v4
 392         mcr     p15, 0, r0, c7, c10, 4          @ drain write buffer on v4
 393 #ifdef CONFIG_MMU
 394         mcr     p15, 0, r0, c8, c7              @ invalidate I,D TLBs on v4
 395 #endif
 396         adr     r5, arm920_crval
 397         ldmia   r5, {r5, r6}
 398         mrc     p15, 0, r0, c1, c0              @ get control register v4
 399         bic     r0, r0, r5
 400         orr     r0, r0, r6
 401         mov     pc, lr
 402         .size   __arm920_setup, . - __arm920_setup
 403
 404         /*
 405          *  R
 406          * .RVI ZFRS BLDP WCAM
 407          * ..11 0001 ..11 0101
 408          *
 409          */
 410         .type   arm920_crval, #object
 411 arm920_crval:
 412         crval   clear=0x00003f3f, mmuset=0x00003135, ucset=0x00001130
 413
 414         __INITDATA
 415
 416 /*
 417  * Purpose : Function pointers used to access above functions - all calls
 418  *           come through these
 419  */
 420         .type   arm920_processor_functions, #object
 421 arm920_processor_functions:
 422         .word   v4t_early_abort
 423         .word   legacy_pabort
 424         .word   cpu_arm920_proc_init
 425         .word   cpu_arm920_proc_fin
 426         .word   cpu_arm920_reset
 427         .word   cpu_arm920_do_idle
 428         .word   cpu_arm920_dcache_clean_area
 429         .word   cpu_arm920_switch_mm
 430         .word   cpu_arm920_set_pte_ext
 431         .size   arm920_processor_functions, . - arm920_processor_functions
 432
 433         .section ".rodata"
 434
 435         .type   cpu_arch_name, #object
 436 cpu_arch_name:
 437         .asciz  "armv4t"
 438         .size   cpu_arch_name, . - cpu_arch_name
 439
 440         .type   cpu_elf_name, #object
 441 cpu_elf_name:
 442         .asciz  "v4"
 443         .size   cpu_elf_name, . - cpu_elf_name
 444
 445         .type   cpu_arm920_name, #object
 446 cpu_arm920_name:
 447         .asciz  "ARM920T"
 448         .size   cpu_arm920_name, . - cpu_arm920_name
 449
 450         .align
 451
 452         .section ".proc.info.init", #alloc, #execinstr
 453
 454         .type   __arm920_proc_info,#object
 455 __arm920_proc_info:
 456         .long   0x41009200
 457         .long   0xff00fff0
 458         .long   PMD_TYPE_SECT | \
 459                 PMD_SECT_BUFFERABLE | \
 460                 PMD_SECT_CACHEABLE | \
 461                 PMD_BIT4 | \
 462                 PMD_SECT_AP_WRITE | \
 463                 PMD_SECT_AP_READ
 464         .long   PMD_TYPE_SECT | \
 465                 PMD_BIT4 | \
 466                 PMD_SECT_AP_WRITE | \
 467                 PMD_SECT_AP_READ
 468         b       __arm920_setup
 469         .long   cpu_arch_name
 470         .long   cpu_elf_name
 471         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB
 472         .long   cpu_arm920_name
 473         .long   arm920_processor_functions
 474         .long   v4wbi_tlb_fns
 475         .long   v4wb_user_fns
 476 #ifndef CONFIG_CPU_DCACHE_WRITETHROUGH
 477         .long   arm920_cache_fns
 478 #else
 479         .long   v4wt_cache_fns
 480 #endif
 481         .size   __arm920_proc_info, . - __arm920_proc_info