[ARM] Handle HWCAP_VFP in VFP support code
[safe/jmp/linux-2.6] / include / asm-arm / system.h
1 #ifndef __ASM_ARM_SYSTEM_H
2 #define __ASM_ARM_SYSTEM_H
3
4 #ifdef __KERNEL__
5
6
7 #define CPU_ARCH_UNKNOWN        0
8 #define CPU_ARCH_ARMv3          1
9 #define CPU_ARCH_ARMv4          2
10 #define CPU_ARCH_ARMv4T         3
11 #define CPU_ARCH_ARMv5          4
12 #define CPU_ARCH_ARMv5T         5
13 #define CPU_ARCH_ARMv5TE        6
14 #define CPU_ARCH_ARMv5TEJ       7
15 #define CPU_ARCH_ARMv6          8
16
17 /*
18  * CR1 bits (CP#15 CR1)
19  */
20 #define CR_M    (1 << 0)        /* MMU enable                           */
21 #define CR_A    (1 << 1)        /* Alignment abort enable               */
22 #define CR_C    (1 << 2)        /* Dcache enable                        */
23 #define CR_W    (1 << 3)        /* Write buffer enable                  */
24 #define CR_P    (1 << 4)        /* 32-bit exception handler             */
25 #define CR_D    (1 << 5)        /* 32-bit data address range            */
26 #define CR_L    (1 << 6)        /* Implementation defined               */
27 #define CR_B    (1 << 7)        /* Big endian                           */
28 #define CR_S    (1 << 8)        /* System MMU protection                */
29 #define CR_R    (1 << 9)        /* ROM MMU protection                   */
30 #define CR_F    (1 << 10)       /* Implementation defined               */
31 #define CR_Z    (1 << 11)       /* Implementation defined               */
32 #define CR_I    (1 << 12)       /* Icache enable                        */
33 #define CR_V    (1 << 13)       /* Vectors relocated to 0xffff0000      */
34 #define CR_RR   (1 << 14)       /* Round Robin cache replacement        */
35 #define CR_L4   (1 << 15)       /* LDR pc can set T bit                 */
36 #define CR_DT   (1 << 16)
37 #define CR_IT   (1 << 18)
38 #define CR_ST   (1 << 19)
39 #define CR_FI   (1 << 21)       /* Fast interrupt (lower latency mode)  */
40 #define CR_U    (1 << 22)       /* Unaligned access operation           */
41 #define CR_XP   (1 << 23)       /* Extended page tables                 */
42 #define CR_VE   (1 << 24)       /* Vectored interrupts                  */
43
44 #define CPUID_ID        0
45 #define CPUID_CACHETYPE 1
46 #define CPUID_TCM       2
47 #define CPUID_TLBTYPE   3
48
49 #ifdef CONFIG_CPU_CP15
50 #define read_cpuid(reg)                                                 \
51         ({                                                              \
52                 unsigned int __val;                                     \
53                 asm("mrc        p15, 0, %0, c0, c0, " __stringify(reg)  \
54                     : "=r" (__val)                                      \
55                     :                                                   \
56                     : "cc");                                            \
57                 __val;                                                  \
58         })
59 #else
60 #define read_cpuid(reg) (processor_id)
61 #endif
62
63 /*
64  * This is used to ensure the compiler did actually allocate the register we
65  * asked it for some inline assembly sequences.  Apparently we can't trust
66  * the compiler from one version to another so a bit of paranoia won't hurt.
67  * This string is meant to be concatenated with the inline asm string and
68  * will cause compilation to stop on mismatch.
69  * (for details, see gcc PR 15089)
70  */
71 #define __asmeq(x, y)  ".ifnc " x "," y " ; .err ; .endif\n\t"
72
73 #ifndef __ASSEMBLY__
74
75 #include <linux/linkage.h>
76
77 struct thread_info;
78 struct task_struct;
79
80 /* information about the system we're running on */
81 extern unsigned int system_rev;
82 extern unsigned int system_serial_low;
83 extern unsigned int system_serial_high;
84 extern unsigned int mem_fclk_21285;
85
86 struct pt_regs;
87
88 void die(const char *msg, struct pt_regs *regs, int err)
89                 __attribute__((noreturn));
90
91 struct siginfo;
92 void notify_die(const char *str, struct pt_regs *regs, struct siginfo *info,
93                 unsigned long err, unsigned long trap);
94
95 void hook_fault_code(int nr, int (*fn)(unsigned long, unsigned int,
96                                        struct pt_regs *),
97                      int sig, const char *name);
98
99 #define xchg(ptr,x) \
100         ((__typeof__(*(ptr)))__xchg((unsigned long)(x),(ptr),sizeof(*(ptr))))
101
102 #define tas(ptr) (xchg((ptr),1))
103
104 extern asmlinkage void __backtrace(void);
105 extern asmlinkage void c_backtrace(unsigned long fp, int pmode);
106
107 struct mm_struct;
108 extern void show_pte(struct mm_struct *mm, unsigned long addr);
109 extern void __show_regs(struct pt_regs *);
110
111 extern int cpu_architecture(void);
112 extern void cpu_init(void);
113
114 void arm_machine_restart(char mode);
115 extern void (*arm_pm_restart)(char str);
116
117 /*
118  * Intel's XScale3 core supports some v6 features (supersections, L2)
119  * but advertises itself as v5 as it does not support the v6 ISA.  For
120  * this reason, we need a way to explicitly test for this type of CPU.
121  */
122 #ifndef CONFIG_CPU_XSC3
123 #define cpu_is_xsc3()   0
124 #else
125 static inline int cpu_is_xsc3(void)
126 {
127         extern unsigned int processor_id;
128
129         if ((processor_id & 0xffffe000) == 0x69056000)
130                 return 1;
131
132         return 0;
133 }
134 #endif
135
136 #if !defined(CONFIG_CPU_XSCALE) && !defined(CONFIG_CPU_XSC3)
137 #define cpu_is_xscale() 0
138 #else
139 #define cpu_is_xscale() 1
140 #endif
141
142 static inline unsigned int get_cr(void)
143 {
144         unsigned int val;
145         asm("mrc p15, 0, %0, c1, c0, 0  @ get CR" : "=r" (val) : : "cc");
146         return val;
147 }
148
149 static inline void set_cr(unsigned int val)
150 {
151         asm volatile("mcr p15, 0, %0, c1, c0, 0 @ set CR"
152           : : "r" (val) : "cc");
153 }
154
155 #define CPACC_FULL(n)           (3 << (n * 2))
156 #define CPACC_SVC(n)            (1 << (n * 2))
157 #define CPACC_DISABLE(n)        (0 << (n * 2))
158
159 static inline unsigned int get_copro_access(void)
160 {
161         unsigned int val;
162         asm("mrc p15, 0, %0, c1, c0, 2 @ get copro access"
163           : "=r" (val) : : "cc");
164         return val;
165 }
166
167 static inline void set_copro_access(unsigned int val)
168 {
169         asm volatile("mcr p15, 0, %0, c1, c0, 2 @ set copro access"
170           : : "r" (val) : "cc");
171 }
172
173 extern unsigned long cr_no_alignment;   /* defined in entry-armv.S */
174 extern unsigned long cr_alignment;      /* defined in entry-armv.S */
175
176 #define UDBG_UNDEFINED  (1 << 0)
177 #define UDBG_SYSCALL    (1 << 1)
178 #define UDBG_BADABORT   (1 << 2)
179 #define UDBG_SEGV       (1 << 3)
180 #define UDBG_BUS        (1 << 4)
181
182 extern unsigned int user_debug;
183
184 #if __LINUX_ARM_ARCH__ >= 4
185 #define vectors_high()  (cr_alignment & CR_V)
186 #else
187 #define vectors_high()  (0)
188 #endif
189
190 #if __LINUX_ARM_ARCH__ >= 6
191 #define mb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 5" \
192                                    : : "r" (0) : "memory")
193 #else
194 #define mb() __asm__ __volatile__ ("" : : : "memory")
195 #endif
196 #define rmb() mb()
197 #define wmb() mb()
198 #define read_barrier_depends() do { } while(0)
199 #define set_mb(var, value)  do { var = value; mb(); } while (0)
200 #define nop() __asm__ __volatile__("mov\tr0,r0\t@ nop\n\t");
201
202 /*
203  * switch_mm() may do a full cache flush over the context switch,
204  * so enable interrupts over the context switch to avoid high
205  * latency.
206  */
207 #define __ARCH_WANT_INTERRUPTS_ON_CTXSW
208
209 /*
210  * switch_to(prev, next) should switch from task `prev' to `next'
211  * `prev' will never be the same as `next'.  schedule() itself
212  * contains the memory barrier to tell GCC not to cache `current'.
213  */
214 extern struct task_struct *__switch_to(struct task_struct *, struct thread_info *, struct thread_info *);
215
216 #define switch_to(prev,next,last)                                       \
217 do {                                                                    \
218         last = __switch_to(prev,task_thread_info(prev), task_thread_info(next));        \
219 } while (0)
220
221 /*
222  * On SMP systems, when the scheduler does migration-cost autodetection,
223  * it needs a way to flush as much of the CPU's caches as possible.
224  *
225  * TODO: fill this in!
226  */
227 static inline void sched_cacheflush(void)
228 {
229 }
230
231 #include <linux/irqflags.h>
232
233 #ifdef CONFIG_SMP
234
235 #define smp_mb()                mb()
236 #define smp_rmb()               rmb()
237 #define smp_wmb()               wmb()
238 #define smp_read_barrier_depends()              read_barrier_depends()
239
240 #else
241
242 #define smp_mb()                barrier()
243 #define smp_rmb()               barrier()
244 #define smp_wmb()               barrier()
245 #define smp_read_barrier_depends()              do { } while(0)
246
247 #endif /* CONFIG_SMP */
248
249 #if defined(CONFIG_CPU_SA1100) || defined(CONFIG_CPU_SA110)
250 /*
251  * On the StrongARM, "swp" is terminally broken since it bypasses the
252  * cache totally.  This means that the cache becomes inconsistent, and,
253  * since we use normal loads/stores as well, this is really bad.
254  * Typically, this causes oopsen in filp_close, but could have other,
255  * more disasterous effects.  There are two work-arounds:
256  *  1. Disable interrupts and emulate the atomic swap
257  *  2. Clean the cache, perform atomic swap, flush the cache
258  *
259  * We choose (1) since its the "easiest" to achieve here and is not
260  * dependent on the processor type.
261  *
262  * NOTE that this solution won't work on an SMP system, so explcitly
263  * forbid it here.
264  */
265 #define swp_is_buggy
266 #endif
267
268 static inline unsigned long __xchg(unsigned long x, volatile void *ptr, int size)
269 {
270         extern void __bad_xchg(volatile void *, int);
271         unsigned long ret;
272 #ifdef swp_is_buggy
273         unsigned long flags;
274 #endif
275 #if __LINUX_ARM_ARCH__ >= 6
276         unsigned int tmp;
277 #endif
278
279         switch (size) {
280 #if __LINUX_ARM_ARCH__ >= 6
281         case 1:
282                 asm volatile("@ __xchg1\n"
283                 "1:     ldrexb  %0, [%3]\n"
284                 "       strexb  %1, %2, [%3]\n"
285                 "       teq     %1, #0\n"
286                 "       bne     1b"
287                         : "=&r" (ret), "=&r" (tmp)
288                         : "r" (x), "r" (ptr)
289                         : "memory", "cc");
290                 break;
291         case 4:
292                 asm volatile("@ __xchg4\n"
293                 "1:     ldrex   %0, [%3]\n"
294                 "       strex   %1, %2, [%3]\n"
295                 "       teq     %1, #0\n"
296                 "       bne     1b"
297                         : "=&r" (ret), "=&r" (tmp)
298                         : "r" (x), "r" (ptr)
299                         : "memory", "cc");
300                 break;
301 #elif defined(swp_is_buggy)
302 #ifdef CONFIG_SMP
303 #error SMP is not supported on this platform
304 #endif
305         case 1:
306                 raw_local_irq_save(flags);
307                 ret = *(volatile unsigned char *)ptr;
308                 *(volatile unsigned char *)ptr = x;
309                 raw_local_irq_restore(flags);
310                 break;
311
312         case 4:
313                 raw_local_irq_save(flags);
314                 ret = *(volatile unsigned long *)ptr;
315                 *(volatile unsigned long *)ptr = x;
316                 raw_local_irq_restore(flags);
317                 break;
318 #else
319         case 1:
320                 asm volatile("@ __xchg1\n"
321                 "       swpb    %0, %1, [%2]"
322                         : "=&r" (ret)
323                         : "r" (x), "r" (ptr)
324                         : "memory", "cc");
325                 break;
326         case 4:
327                 asm volatile("@ __xchg4\n"
328                 "       swp     %0, %1, [%2]"
329                         : "=&r" (ret)
330                         : "r" (x), "r" (ptr)
331                         : "memory", "cc");
332                 break;
333 #endif
334         default:
335                 __bad_xchg(ptr, size), ret = 0;
336                 break;
337         }
338
339         return ret;
340 }
341
342 extern void disable_hlt(void);
343 extern void enable_hlt(void);
344
345 #endif /* __ASSEMBLY__ */
346
347 #define arch_align_stack(x) (x)
348
349 #endif /* __KERNEL__ */
350
351 #endif