SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/serial/sh-sci.h

   1 #include <linux/serial_core.h>
   2 #include <asm/io.h>
   3 #include <asm/gpio.h>
   4
   5 #if defined(CONFIG_H83007) || defined(CONFIG_H83068)
   6 #include <asm/regs306x.h>
   7 #endif
   8 #if defined(CONFIG_H8S2678)
   9 #include <asm/regs267x.h>
  10 #endif
  11
  12 #if defined(CONFIG_CPU_SUBTYPE_SH7706) || \
  13     defined(CONFIG_CPU_SUBTYPE_SH7707) || \
  14     defined(CONFIG_CPU_SUBTYPE_SH7708) || \
  15     defined(CONFIG_CPU_SUBTYPE_SH7709)
  16 # define SCPCR  0xA4000116 /* 16 bit SCI and SCIF */
  17 # define SCPDR  0xA4000136 /* 8  bit SCI and SCIF */
  18 # define SCSCR_INIT(port)          0x30 /* TIE=0,RIE=0,TE=1,RE=1 */
  19 #elif defined(CONFIG_CPU_SUBTYPE_SH7705)
  20 # define SCIF0          0xA4400000
  21 # define SCIF2          0xA4410000
  22 # define SCSMR_Ir       0xA44A0000
  23 # define IRDA_SCIF      SCIF0
  24 # define SCPCR 0xA4000116
  25 # define SCPDR 0xA4000136
  26
  27 /* Set the clock source,
  28  * SCIF2 (0xA4410000) -> External clock, SCK pin used as clock input
  29  * SCIF0 (0xA4400000) -> Internal clock, SCK pin as serial clock output
  30  */
  31 # define SCSCR_INIT(port) (port->mapbase == SCIF2) ? 0xF3 : 0xF0
  32 #elif defined(CONFIG_CPU_SUBTYPE_SH7720) || \
  33       defined(CONFIG_CPU_SUBTYPE_SH7721)
  34 # define SCSCR_INIT(port)  0x0030 /* TIE=0,RIE=0,TE=1,RE=1 */
  35 #define SCIF_ORER    0x0200   /* overrun error bit */
  36 #elif defined(CONFIG_SH_RTS7751R2D)
  37 # define SCSPTR1 0xFFE0001C /* 8 bit SCIF */
  38 # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */
  39 # define SCIF_ORER 0x0001   /* overrun error bit */
  40 # define SCSCR_INIT(port) 0x3a /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  41 #elif defined(CONFIG_CPU_SUBTYPE_SH7750)  || \
  42       defined(CONFIG_CPU_SUBTYPE_SH7750R) || \
  43       defined(CONFIG_CPU_SUBTYPE_SH7750S) || \
  44       defined(CONFIG_CPU_SUBTYPE_SH7091)  || \
  45       defined(CONFIG_CPU_SUBTYPE_SH7751)  || \
  46       defined(CONFIG_CPU_SUBTYPE_SH7751R)
  47 # define SCSPTR1 0xffe0001c /* 8  bit SCI */
  48 # define SCSPTR2 0xFFE80020 /* 16 bit SCIF */
  49 # define SCIF_ORER 0x0001   /* overrun error bit */
  50 # define SCSCR_INIT(port) (((port)->type == PORT_SCI) ? \
  51         0x30 /* TIE=0,RIE=0,TE=1,RE=1 */ : \
  52         0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */ )
  53 #elif defined(CONFIG_CPU_SUBTYPE_SH7760)
  54 # define SCSPTR0 0xfe600024 /* 16 bit SCIF */
  55 # define SCSPTR1 0xfe610024 /* 16 bit SCIF */
  56 # define SCSPTR2 0xfe620024 /* 16 bit SCIF */
  57 # define SCIF_ORER 0x0001  /* overrun error bit */
  58 # define SCSCR_INIT(port)          0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  59 #elif defined(CONFIG_CPU_SUBTYPE_SH7710) || defined(CONFIG_CPU_SUBTYPE_SH7712)
  60 # define SCSPTR0 0xA4400000       /* 16 bit SCIF */
  61 # define SCIF_ORER 0x0001   /* overrun error bit */
  62 # define PACR 0xa4050100
  63 # define PBCR 0xa4050102
  64 # define SCSCR_INIT(port)          0x3B
  65 #elif defined(CONFIG_CPU_SUBTYPE_SH7343)
  66 # define SCSPTR0 0xffe00010     /* 16 bit SCIF */
  67 # define SCSPTR1 0xffe10010     /* 16 bit SCIF */
  68 # define SCSPTR2 0xffe20010     /* 16 bit SCIF */
  69 # define SCSPTR3 0xffe30010     /* 16 bit SCIF */
  70 # define SCSCR_INIT(port) 0x32  /* TIE=0,RIE=0,TE=1,RE=1,REIE=0,CKE=1 */
  71 #elif defined(CONFIG_CPU_SUBTYPE_SH7722)
  72 # define PADR                   0xA4050120
  73 # define PSDR                   0xA405013e
  74 # define PWDR                   0xA4050166
  75 # define PSCR                   0xA405011E
  76 # define SCIF_ORER              0x0001  /* overrun error bit */
  77 # define SCSCR_INIT(port)       0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  78 #elif defined(CONFIG_CPU_SUBTYPE_SH7366)
  79 # define SCPDR0                 0xA405013E      /* 16 bit SCIF0 PSDR */
  80 # define SCSPTR0                SCPDR0
  81 # define SCIF_ORER              0x0001  /* overrun error bit */
  82 # define SCSCR_INIT(port)       0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  83 #elif defined(CONFIG_CPU_SUBTYPE_SH7723)
  84 # define SCSPTR0                0xa4050160
  85 # define SCSPTR1                0xa405013e
  86 # define SCSPTR2                0xa4050160
  87 # define SCSPTR3                0xa405013e
  88 # define SCSPTR4                0xa4050128
  89 # define SCSPTR5                0xa4050128
  90 # define SCIF_ORER              0x0001  /* overrun error bit */
  91 # define SCSCR_INIT(port)       0x0038  /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  92 #elif defined(CONFIG_CPU_SUBTYPE_SH4_202)
  93 # define SCSPTR2 0xffe80020 /* 16 bit SCIF */
  94 # define SCIF_ORER 0x0001   /* overrun error bit */
  95 # define SCSCR_INIT(port) 0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
  96 #elif defined(CONFIG_CPU_SUBTYPE_SH5_101) || defined(CONFIG_CPU_SUBTYPE_SH5_103)
  97 # define SCIF_BASE_ADDR    0x01030000
  98 # define SCIF_ADDR_SH5     PHYS_PERIPHERAL_BLOCK+SCIF_BASE_ADDR
  99 # define SCIF_PTR2_OFFS    0x0000020
 100 # define SCIF_LSR2_OFFS    0x0000024
 101 # define SCSPTR2           ((port->mapbase)+SCIF_PTR2_OFFS) /* 16 bit SCIF */
 102 # define SCLSR2            ((port->mapbase)+SCIF_LSR2_OFFS) /* 16 bit SCIF */
 103 # define SCSCR_INIT(port)  0x38         /* TIE=0,RIE=0, TE=1,RE=1,REIE=1 */
 104 #elif defined(CONFIG_H83007) || defined(CONFIG_H83068)
 105 # define SCSCR_INIT(port)          0x30 /* TIE=0,RIE=0,TE=1,RE=1 */
 106 # define H8300_SCI_DR(ch) *(volatile char *)(P1DR + h8300_sci_pins[ch].port)
 107 #elif defined(CONFIG_H8S2678)
 108 # define SCSCR_INIT(port)          0x30 /* TIE=0,RIE=0,TE=1,RE=1 */
 109 # define H8300_SCI_DR(ch) *(volatile char *)(P1DR + h8300_sci_pins[ch].port)
 110 #elif defined(CONFIG_CPU_SUBTYPE_SH7763)
 111 # define SCSPTR0 0xffe00024 /* 16 bit SCIF */
 112 # define SCSPTR1 0xffe08024 /* 16 bit SCIF */
 113 # define SCSPTR2 0xffe10020 /* 16 bit SCIF/IRDA */
 114 # define SCIF_ORER 0x0001  /* overrun error bit */
 115 # define SCSCR_INIT(port)       0x38    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 116 #elif defined(CONFIG_CPU_SUBTYPE_SH7770)
 117 # define SCSPTR0 0xff923020 /* 16 bit SCIF */
 118 # define SCSPTR1 0xff924020 /* 16 bit SCIF */
 119 # define SCSPTR2 0xff925020 /* 16 bit SCIF */
 120 # define SCIF_ORER 0x0001  /* overrun error bit */
 121 # define SCSCR_INIT(port)       0x3c /* TIE=0,RIE=0,TE=1,RE=1,REIE=1,cke=2 */
 122 #elif defined(CONFIG_CPU_SUBTYPE_SH7780)
 123 # define SCSPTR0        0xffe00024      /* 16 bit SCIF */
 124 # define SCSPTR1        0xffe10024      /* 16 bit SCIF */
 125 # define SCIF_ORER      0x0001          /* Overrun error bit */
 126 # define SCSCR_INIT(port)       0x3a    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 127 #elif defined(CONFIG_CPU_SUBTYPE_SH7785)
 128 # define SCSPTR0        0xffea0024      /* 16 bit SCIF */
 129 # define SCSPTR1        0xffeb0024      /* 16 bit SCIF */
 130 # define SCSPTR2        0xffec0024      /* 16 bit SCIF */
 131 # define SCSPTR3        0xffed0024      /* 16 bit SCIF */
 132 # define SCSPTR4        0xffee0024      /* 16 bit SCIF */
 133 # define SCSPTR5        0xffef0024      /* 16 bit SCIF */
 134 # define SCIF_OPER      0x0001          /* Overrun error bit */
 135 # define SCSCR_INIT(port)       0x3a    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 136 #elif defined(CONFIG_CPU_SUBTYPE_SH7201) || \
 137       defined(CONFIG_CPU_SUBTYPE_SH7203) || \
 138       defined(CONFIG_CPU_SUBTYPE_SH7206) || \
 139       defined(CONFIG_CPU_SUBTYPE_SH7263)
 140 # define SCSPTR0 0xfffe8020 /* 16 bit SCIF */
 141 # define SCSPTR1 0xfffe8820 /* 16 bit SCIF */
 142 # define SCSPTR2 0xfffe9020 /* 16 bit SCIF */
 143 # define SCSPTR3 0xfffe9820 /* 16 bit SCIF */
 144 # if defined(CONFIG_CPU_SUBTYPE_SH7201)
 145 #  define SCSPTR4 0xfffeA020 /* 16 bit SCIF */
 146 #  define SCSPTR5 0xfffeA820 /* 16 bit SCIF */
 147 #  define SCSPTR6 0xfffeB020 /* 16 bit SCIF */
 148 #  define SCSPTR7 0xfffeB820 /* 16 bit SCIF */
 149 # endif
 150 # define SCSCR_INIT(port)       0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 151 #elif defined(CONFIG_CPU_SUBTYPE_SH7619)
 152 # define SCSPTR0 0xf8400020 /* 16 bit SCIF */
 153 # define SCSPTR1 0xf8410020 /* 16 bit SCIF */
 154 # define SCSPTR2 0xf8420020 /* 16 bit SCIF */
 155 # define SCIF_ORER 0x0001  /* overrun error bit */
 156 # define SCSCR_INIT(port)       0x38 /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 157 #elif defined(CONFIG_CPU_SUBTYPE_SHX3)
 158 # define SCSPTR0 0xffc30020             /* 16 bit SCIF */
 159 # define SCSPTR1 0xffc40020             /* 16 bit SCIF */
 160 # define SCSPTR2 0xffc50020             /* 16 bit SCIF */
 161 # define SCSPTR3 0xffc60020             /* 16 bit SCIF */
 162 # define SCIF_ORER 0x0001               /* Overrun error bit */
 163 # define SCSCR_INIT(port)       0x38    /* TIE=0,RIE=0,TE=1,RE=1,REIE=1 */
 164 #else
 165 # error CPU subtype not defined
 166 #endif
 167
 168 /* SCSCR */
 169 #define SCI_CTRL_FLAGS_TIE  0x80 /* all */
 170 #define SCI_CTRL_FLAGS_RIE  0x40 /* all */
 171 #define SCI_CTRL_FLAGS_TE   0x20 /* all */
 172 #define SCI_CTRL_FLAGS_RE   0x10 /* all */
 173 #if defined(CONFIG_CPU_SUBTYPE_SH7750)  || \
 174     defined(CONFIG_CPU_SUBTYPE_SH7091)  || \
 175     defined(CONFIG_CPU_SUBTYPE_SH7750R) || \
 176     defined(CONFIG_CPU_SUBTYPE_SH7722)  || \
 177     defined(CONFIG_CPU_SUBTYPE_SH7750S) || \
 178     defined(CONFIG_CPU_SUBTYPE_SH7751)  || \
 179     defined(CONFIG_CPU_SUBTYPE_SH7751R) || \
 180     defined(CONFIG_CPU_SUBTYPE_SH7763)  || \
 181     defined(CONFIG_CPU_SUBTYPE_SH7780)  || \
 182     defined(CONFIG_CPU_SUBTYPE_SH7785)  || \
 183     defined(CONFIG_CPU_SUBTYPE_SHX3)
 184 #define SCI_CTRL_FLAGS_REIE 0x08 /* 7750 SCIF */
 185 #else
 186 #define SCI_CTRL_FLAGS_REIE 0
 187 #endif
 188 /*      SCI_CTRL_FLAGS_MPIE 0x08  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 189 /*      SCI_CTRL_FLAGS_TEIE 0x04  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 190 /*      SCI_CTRL_FLAGS_CKE1 0x02  * all */
 191 /*      SCI_CTRL_FLAGS_CKE0 0x01  * 7707 SCI/SCIF, 7708 SCI, 7709 SCI/SCIF, 7750 SCI */
 192
 193 /* SCxSR SCI */
 194 #define SCI_TDRE  0x80 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 195 #define SCI_RDRF  0x40 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 196 #define SCI_ORER  0x20 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 197 #define SCI_FER   0x10 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 198 #define SCI_PER   0x08 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 199 #define SCI_TEND  0x04 /* 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 200 /*      SCI_MPB   0x02  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 201 /*      SCI_MPBT  0x01  * 7707 SCI, 7708 SCI, 7709 SCI, 7750 SCI */
 202
 203 #define SCI_ERRORS ( SCI_PER | SCI_FER | SCI_ORER)
 204
 205 /* SCxSR SCIF */
 206 #define SCIF_ER    0x0080 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 207 #define SCIF_TEND  0x0040 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 208 #define SCIF_TDFE  0x0020 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 209 #define SCIF_BRK   0x0010 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 210 #define SCIF_FER   0x0008 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 211 #define SCIF_PER   0x0004 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 212 #define SCIF_RDF   0x0002 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 213 #define SCIF_DR    0x0001 /* 7705 SCIF, 7707 SCIF, 7709 SCIF, 7750 SCIF */
 214
 215 #if defined(CONFIG_CPU_SUBTYPE_SH7705) || \
 216     defined(CONFIG_CPU_SUBTYPE_SH7720) || \
 217     defined(CONFIG_CPU_SUBTYPE_SH7721)
 218 # define SCIF_ORER    0x0200
 219 # define SCIF_ERRORS ( SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK | SCIF_ORER)
 220 # define SCIF_RFDC_MASK 0x007f
 221 # define SCIF_TXROOM_MAX 64
 222 #elif defined(CONFIG_CPU_SUBTYPE_SH7763)
 223 # define SCIF_ERRORS ( SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK )
 224 # define SCIF_RFDC_MASK 0x007f
 225 # define SCIF_TXROOM_MAX 64
 226 /* SH7763 SCIF2 support */
 227 # define SCIF2_RFDC_MASK 0x001f
 228 # define SCIF2_TXROOM_MAX 16
 229 #else
 230 # define SCIF_ERRORS ( SCIF_PER | SCIF_FER | SCIF_ER | SCIF_BRK)
 231 # define SCIF_RFDC_MASK 0x001f
 232 # define SCIF_TXROOM_MAX 16
 233 #endif
 234
 235 #define SCxSR_TEND(port)        (((port)->type == PORT_SCI) ? SCI_TEND   : SCIF_TEND)
 236 #define SCxSR_ERRORS(port)      (((port)->type == PORT_SCI) ? SCI_ERRORS : SCIF_ERRORS)
 237 #define SCxSR_RDxF(port)        (((port)->type == PORT_SCI) ? SCI_RDRF   : SCIF_RDF)
 238 #define SCxSR_TDxE(port)        (((port)->type == PORT_SCI) ? SCI_TDRE   : SCIF_TDFE)
 239 #define SCxSR_FER(port)         (((port)->type == PORT_SCI) ? SCI_FER    : SCIF_FER)
 240 #define SCxSR_PER(port)         (((port)->type == PORT_SCI) ? SCI_PER    : SCIF_PER)
 241 #define SCxSR_BRK(port)         (((port)->type == PORT_SCI) ? 0x00       : SCIF_BRK)
 242
 243 #if defined(CONFIG_CPU_SUBTYPE_SH7705)
 244 # define SCxSR_ORER(port)       (((port)->type == PORT_SCI) ? SCI_ORER : SCIF_ORER)
 245 #else
 246 # define SCxSR_ORER(port)       (((port)->type == PORT_SCI) ? SCI_ORER : 0x0000)
 247 #endif
 248
 249 #if defined(CONFIG_CPU_SUBTYPE_SH7705) || \
 250     defined(CONFIG_CPU_SUBTYPE_SH7720) || \
 251     defined(CONFIG_CPU_SUBTYPE_SH7721)
 252 # define SCxSR_RDxF_CLEAR(port)  (sci_in(port, SCxSR) & 0xfffc)
 253 # define SCxSR_ERROR_CLEAR(port) (sci_in(port, SCxSR) & 0xfd73)
 254 # define SCxSR_TDxE_CLEAR(port)  (sci_in(port, SCxSR) & 0xffdf)
 255 # define SCxSR_BREAK_CLEAR(port) (sci_in(port, SCxSR) & 0xffe3)
 256 #else
 257 # define SCxSR_RDxF_CLEAR(port)  (((port)->type == PORT_SCI) ? 0xbc : 0x00fc)
 258 # define SCxSR_ERROR_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x0073)
 259 # define SCxSR_TDxE_CLEAR(port)  (((port)->type == PORT_SCI) ? 0x78 : 0x00df)
 260 # define SCxSR_BREAK_CLEAR(port) (((port)->type == PORT_SCI) ? 0xc4 : 0x00e3)
 261 #endif
 262
 263 /* SCFCR */
 264 #define SCFCR_RFRST 0x0002
 265 #define SCFCR_TFRST 0x0004
 266 #define SCFCR_TCRST 0x4000
 267 #define SCFCR_MCE   0x0008
 268
 269 #define SCI_MAJOR               204
 270 #define SCI_MINOR_START         8
 271
 272 /* Generic serial flags */
 273 #define SCI_RX_THROTTLE         0x0000001
 274
 275 #define SCI_MAGIC 0xbabeface
 276
 277 /*
 278  * Events are used to schedule things to happen at timer-interrupt
 279  * time, instead of at rs interrupt time.
 280  */
 281 #define SCI_EVENT_WRITE_WAKEUP  0
 282
 283 #define SCI_IN(size, offset)                                    \
 284   if ((size) == 8) {                                            \
 285     return ioread8(port->membase + (offset));                   \
 286   } else {                                                      \
 287     return ioread16(port->membase + (offset));                  \
 288   }
 289 #define SCI_OUT(size, offset, value)                            \
 290   if ((size) == 8) {                                            \
 291     iowrite8(value, port->membase + (offset));                  \
 292   } else if ((size) == 16) {                                    \
 293     iowrite16(value, port->membase + (offset));                 \
 294   }
 295
 296 #define CPU_SCIx_FNS(name, sci_offset, sci_size, scif_offset, scif_size)\
 297   static inline unsigned int sci_##name##_in(struct uart_port *port)    \
 298   {                                                                     \
 299     if (port->type == PORT_SCIF) {                                      \
 300       SCI_IN(scif_size, scif_offset)                                    \
 301     } else {    /* PORT_SCI or PORT_SCIFA */                            \
 302       SCI_IN(sci_size, sci_offset);                                     \
 303     }                                                                   \
 304   }                                                                     \
 305   static inline void sci_##name##_out(struct uart_port *port, unsigned int value) \
 306   {                                                                     \
 307     if (port->type == PORT_SCIF) {                                      \
 308       SCI_OUT(scif_size, scif_offset, value)                            \
 309     } else {    /* PORT_SCI or PORT_SCIFA */                            \
 310       SCI_OUT(sci_size, sci_offset, value);                             \
 311     }                                                                   \
 312   }
 313
 314 #define CPU_SCIF_FNS(name, scif_offset, scif_size)                              \
 315   static inline unsigned int sci_##name##_in(struct uart_port *port)    \
 316   {                                                                     \
 317     SCI_IN(scif_size, scif_offset);                                     \
 318   }                                                                     \
 319   static inline void sci_##name##_out(struct uart_port *port, unsigned int value) \
 320   {                                                                     \
 321     SCI_OUT(scif_size, scif_offset, value);                             \
 322   }
 323
 324 #define CPU_SCI_FNS(name, sci_offset, sci_size)                         \
 325   static inline unsigned int sci_##name##_in(struct uart_port* port)    \
 326   {                                                                     \
 327     SCI_IN(sci_size, sci_offset);                                       \
 328   }                                                                     \
 329   static inline void sci_##name##_out(struct uart_port* port, unsigned int value) \
 330   {                                                                     \
 331     SCI_OUT(sci_size, sci_offset, value);                               \
 332   }
 333
 334 #ifdef CONFIG_CPU_SH3
 335 #if defined(CONFIG_CPU_SUBTYPE_SH7710) || defined(CONFIG_CPU_SUBTYPE_SH7712)
 336 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size, sh4_sci_offset, sh4_sci_size, \
 337                                 sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size, \
 338                                  h8_sci_offset, h8_sci_size) \
 339   CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size, sh4_scif_offset, sh4_scif_size)
 340 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size) \
 341           CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size)
 342 #elif defined(CONFIG_CPU_SUBTYPE_SH7705) || \
 343       defined(CONFIG_CPU_SUBTYPE_SH7720) || \
 344       defined(CONFIG_CPU_SUBTYPE_SH7721)
 345 #define SCIF_FNS(name, scif_offset, scif_size) \
 346   CPU_SCIF_FNS(name, scif_offset, scif_size)
 347 #else
 348 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size, sh4_sci_offset, sh4_sci_size, \
 349                  sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size, \
 350                  h8_sci_offset, h8_sci_size) \
 351   CPU_SCIx_FNS(name, sh3_sci_offset, sh3_sci_size, sh3_scif_offset, sh3_scif_size)
 352 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size) \
 353   CPU_SCIF_FNS(name, sh3_scif_offset, sh3_scif_size)
 354 #endif
 355 #elif defined(__H8300H__) || defined(__H8300S__)
 356 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size, sh4_sci_offset, sh4_sci_size, \
 357                  sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size, \
 358                  h8_sci_offset, h8_sci_size) \
 359   CPU_SCI_FNS(name, h8_sci_offset, h8_sci_size)
 360 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size)
 361 #elif defined(CONFIG_CPU_SUBTYPE_SH7723)
 362         #define SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size, sh4_scif_offset, sh4_scif_size) \
 363                 CPU_SCIx_FNS(name, sh4_scifa_offset, sh4_scifa_size, sh4_scif_offset, sh4_scif_size)
 364         #define SCIF_FNS(name, sh4_scif_offset, sh4_scif_size) \
 365                 CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size)
 366 #else
 367 #define SCIx_FNS(name, sh3_sci_offset, sh3_sci_size, sh4_sci_offset, sh4_sci_size, \
 368                  sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size, \
 369                  h8_sci_offset, h8_sci_size) \
 370   CPU_SCIx_FNS(name, sh4_sci_offset, sh4_sci_size, sh4_scif_offset, sh4_scif_size)
 371 #define SCIF_FNS(name, sh3_scif_offset, sh3_scif_size, sh4_scif_offset, sh4_scif_size) \
 372   CPU_SCIF_FNS(name, sh4_scif_offset, sh4_scif_size)
 373 #endif
 374
 375 #if defined(CONFIG_CPU_SUBTYPE_SH7705) || \
 376     defined(CONFIG_CPU_SUBTYPE_SH7720) || \
 377     defined(CONFIG_CPU_SUBTYPE_SH7721)
 378
 379 SCIF_FNS(SCSMR,  0x00, 16)
 380 SCIF_FNS(SCBRR,  0x04,  8)
 381 SCIF_FNS(SCSCR,  0x08, 16)
 382 SCIF_FNS(SCTDSR, 0x0c,  8)
 383 SCIF_FNS(SCFER,  0x10, 16)
 384 SCIF_FNS(SCxSR,  0x14, 16)
 385 SCIF_FNS(SCFCR,  0x18, 16)
 386 SCIF_FNS(SCFDR,  0x1c, 16)
 387 SCIF_FNS(SCxTDR, 0x20,  8)
 388 SCIF_FNS(SCxRDR, 0x24,  8)
 389 SCIF_FNS(SCLSR,  0x24, 16)
 390 #elif defined(CONFIG_CPU_SUBTYPE_SH7723)
 391 SCIx_FNS(SCSMR,  0x00, 16, 0x00, 16)
 392 SCIx_FNS(SCBRR,  0x04,  8, 0x04,  8)
 393 SCIx_FNS(SCSCR,  0x08, 16, 0x08, 16)
 394 SCIx_FNS(SCxTDR, 0x20,  8, 0x0c,  8)
 395 SCIx_FNS(SCxSR,  0x14, 16, 0x10, 16)
 396 SCIx_FNS(SCxRDR, 0x24,  8, 0x14,  8)
 397 SCIF_FNS(SCTDSR, 0x0c,  8)
 398 SCIF_FNS(SCFER,  0x10, 16)
 399 SCIF_FNS(SCFCR,  0x18, 16)
 400 SCIF_FNS(SCFDR,  0x1c, 16)
 401 SCIF_FNS(SCLSR,  0x24, 16)
 402 #else
 403 /*      reg      SCI/SH3   SCI/SH4  SCIF/SH3   SCIF/SH4  SCI/H8*/
 404 /*      name     off  sz   off  sz   off  sz   off  sz   off  sz*/
 405 SCIx_FNS(SCSMR,  0x00,  8, 0x00,  8, 0x00,  8, 0x00, 16, 0x00,  8)
 406 SCIx_FNS(SCBRR,  0x02,  8, 0x04,  8, 0x02,  8, 0x04,  8, 0x01,  8)
 407 SCIx_FNS(SCSCR,  0x04,  8, 0x08,  8, 0x04,  8, 0x08, 16, 0x02,  8)
 408 SCIx_FNS(SCxTDR, 0x06,  8, 0x0c,  8, 0x06,  8, 0x0C,  8, 0x03,  8)
 409 SCIx_FNS(SCxSR,  0x08,  8, 0x10,  8, 0x08, 16, 0x10, 16, 0x04,  8)
 410 SCIx_FNS(SCxRDR, 0x0a,  8, 0x14,  8, 0x0A,  8, 0x14,  8, 0x05,  8)
 411 SCIF_FNS(SCFCR,                      0x0c,  8, 0x18, 16)
 412 #if defined(CONFIG_CPU_SUBTYPE_SH7760) || \
 413     defined(CONFIG_CPU_SUBTYPE_SH7780) || \
 414     defined(CONFIG_CPU_SUBTYPE_SH7785)
 415 SCIF_FNS(SCFDR,                      0x0e, 16, 0x1C, 16)
 416 SCIF_FNS(SCTFDR,                     0x0e, 16, 0x1C, 16)
 417 SCIF_FNS(SCRFDR,                     0x0e, 16, 0x20, 16)
 418 SCIF_FNS(SCSPTR,                        0,  0, 0x24, 16)
 419 SCIF_FNS(SCLSR,                         0,  0, 0x28, 16)
 420 #elif defined(CONFIG_CPU_SUBTYPE_SH7763)
 421 SCIF_FNS(SCFDR,                         0,  0, 0x1C, 16)
 422 SCIF_FNS(SCSPTR2,                       0,  0, 0x20, 16)
 423 SCIF_FNS(SCLSR2,                        0,  0, 0x24, 16)
 424 SCIF_FNS(SCTFDR,                     0x0e, 16, 0x1C, 16)
 425 SCIF_FNS(SCRFDR,                     0x0e, 16, 0x20, 16)
 426 SCIF_FNS(SCSPTR,                        0,  0, 0x24, 16)
 427 SCIF_FNS(SCLSR,                         0,  0, 0x28, 16)
 428 #else
 429 SCIF_FNS(SCFDR,                      0x0e, 16, 0x1C, 16)
 430 #if defined(CONFIG_CPU_SUBTYPE_SH7722)
 431 SCIF_FNS(SCSPTR,                        0,  0, 0, 0)
 432 #else
 433 SCIF_FNS(SCSPTR,                        0,  0, 0x20, 16)
 434 #endif
 435 SCIF_FNS(SCLSR,                         0,  0, 0x24, 16)
 436 #endif
 437 #endif
 438 #define sci_in(port, reg) sci_##reg##_in(port)
 439 #define sci_out(port, reg, value) sci_##reg##_out(port, value)
 440
 441 /* H8/300 series SCI pins assignment */
 442 #if defined(__H8300H__) || defined(__H8300S__)
 443 static const struct __attribute__((packed)) {
 444         int port;             /* GPIO port no */
 445         unsigned short rx,tx; /* GPIO bit no */
 446 } h8300_sci_pins[] = {
 447 #if defined(CONFIG_H83007) || defined(CONFIG_H83068)
 448         {    /* SCI0 */
 449                 .port = H8300_GPIO_P9,
 450                 .rx   = H8300_GPIO_B2,
 451                 .tx   = H8300_GPIO_B0,
 452         },
 453         {    /* SCI1 */
 454                 .port = H8300_GPIO_P9,
 455                 .rx   = H8300_GPIO_B3,
 456                 .tx   = H8300_GPIO_B1,
 457         },
 458         {    /* SCI2 */
 459                 .port = H8300_GPIO_PB,
 460                 .rx   = H8300_GPIO_B7,
 461                 .tx   = H8300_GPIO_B6,
 462         }
 463 #elif defined(CONFIG_H8S2678)
 464         {    /* SCI0 */
 465                 .port = H8300_GPIO_P3,
 466                 .rx   = H8300_GPIO_B2,
 467                 .tx   = H8300_GPIO_B0,
 468         },
 469         {    /* SCI1 */
 470                 .port = H8300_GPIO_P3,
 471                 .rx   = H8300_GPIO_B3,
 472                 .tx   = H8300_GPIO_B1,
 473         },
 474         {    /* SCI2 */
 475                 .port = H8300_GPIO_P5,
 476                 .rx   = H8300_GPIO_B1,
 477                 .tx   = H8300_GPIO_B0,
 478         }
 479 #endif
 480 };
 481 #endif
 482
 483 #if defined(CONFIG_CPU_SUBTYPE_SH7706) || \
 484     defined(CONFIG_CPU_SUBTYPE_SH7707) || \
 485     defined(CONFIG_CPU_SUBTYPE_SH7708) || \
 486     defined(CONFIG_CPU_SUBTYPE_SH7709)
 487 static inline int sci_rxd_in(struct uart_port *port)
 488 {
 489         if (port->mapbase == 0xfffffe80)
 490                 return ctrl_inb(SCPDR)&0x01 ? 1 : 0; /* SCI */
 491         if (port->mapbase == 0xa4000150)
 492                 return ctrl_inb(SCPDR)&0x10 ? 1 : 0; /* SCIF */
 493         if (port->mapbase == 0xa4000140)
 494                 return ctrl_inb(SCPDR)&0x04 ? 1 : 0; /* IRDA */
 495         return 1;
 496 }
 497 #elif defined(CONFIG_CPU_SUBTYPE_SH7705)
 498 static inline int sci_rxd_in(struct uart_port *port)
 499 {
 500         if (port->mapbase == SCIF0)
 501                 return ctrl_inb(SCPDR)&0x04 ? 1 : 0; /* IRDA */
 502         if (port->mapbase == SCIF2)
 503                 return ctrl_inb(SCPDR)&0x10 ? 1 : 0; /* SCIF */
 504         return 1;
 505 }
 506 #elif defined(CONFIG_CPU_SUBTYPE_SH7710) || defined(CONFIG_CPU_SUBTYPE_SH7712)
 507 static inline int sci_rxd_in(struct uart_port *port)
 508 {
 509           return sci_in(port,SCxSR)&0x0010 ? 1 : 0;
 510 }
 511 static inline void set_sh771x_scif_pfc(struct uart_port *port)
 512 {
 513         if (port->mapbase == 0xA4400000){
 514                 ctrl_outw(ctrl_inw(PACR)&0xffc0,PACR);
 515                 ctrl_outw(ctrl_inw(PBCR)&0x0fff,PBCR);
 516                 return;
 517         }
 518         if (port->mapbase == 0xA4410000){
 519                 ctrl_outw(ctrl_inw(PBCR)&0xf003,PBCR);
 520                 return;
 521         }
 522 }
 523 #elif defined(CONFIG_CPU_SUBTYPE_SH7720) || \
 524       defined(CONFIG_CPU_SUBTYPE_SH7721)
 525 static inline int sci_rxd_in(struct uart_port *port)
 526 {
 527         if (port->mapbase == 0xa4430000)
 528                 return sci_in(port, SCxSR) & 0x0003 ? 1 : 0;
 529         else if (port->mapbase == 0xa4438000)
 530                 return sci_in(port, SCxSR) & 0x0003 ? 1 : 0;
 531         return 1;
 532 }
 533 #elif defined(CONFIG_CPU_SUBTYPE_SH7750)  || \
 534       defined(CONFIG_CPU_SUBTYPE_SH7751)  || \
 535       defined(CONFIG_CPU_SUBTYPE_SH7751R) || \
 536       defined(CONFIG_CPU_SUBTYPE_SH7750R) || \
 537       defined(CONFIG_CPU_SUBTYPE_SH7750S) || \
 538       defined(CONFIG_CPU_SUBTYPE_SH7091)
 539 static inline int sci_rxd_in(struct uart_port *port)
 540 {
 541         if (port->mapbase == 0xffe00000)
 542                 return ctrl_inb(SCSPTR1)&0x01 ? 1 : 0; /* SCI */
 543         if (port->mapbase == 0xffe80000)
 544                 return ctrl_inw(SCSPTR2)&0x0001 ? 1 : 0; /* SCIF */
 545         return 1;
 546 }
 547 #elif defined(CONFIG_CPU_SUBTYPE_SH4_202)
 548 static inline int sci_rxd_in(struct uart_port *port)
 549 {
 550         if (port->mapbase == 0xffe80000)
 551                 return ctrl_inw(SCSPTR2)&0x0001 ? 1 : 0; /* SCIF */
 552         return 1;
 553 }
 554 #elif defined(CONFIG_CPU_SUBTYPE_SH7760)
 555 static inline int sci_rxd_in(struct uart_port *port)
 556 {
 557         if (port->mapbase == 0xfe600000)
 558                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 559         if (port->mapbase == 0xfe610000)
 560                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 561         if (port->mapbase == 0xfe620000)
 562                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 563         return 1;
 564 }
 565 #elif defined(CONFIG_CPU_SUBTYPE_SH7343)
 566 static inline int sci_rxd_in(struct uart_port *port)
 567 {
 568         if (port->mapbase == 0xffe00000)
 569                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 570         if (port->mapbase == 0xffe10000)
 571                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 572         if (port->mapbase == 0xffe20000)
 573                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 574         if (port->mapbase == 0xffe30000)
 575                 return ctrl_inw(SCSPTR3) & 0x0001 ? 1 : 0; /* SCIF */
 576         return 1;
 577 }
 578 #elif defined(CONFIG_CPU_SUBTYPE_SH7366)
 579 static inline int sci_rxd_in(struct uart_port *port)
 580 {
 581         if (port->mapbase == 0xffe00000)
 582                 return ctrl_inb(SCPDR0) & 0x0001 ? 1 : 0; /* SCIF0 */
 583         return 1;
 584 }
 585 #elif defined(CONFIG_CPU_SUBTYPE_SH7722)
 586 static inline int sci_rxd_in(struct uart_port *port)
 587 {
 588         if (port->mapbase == 0xffe00000)
 589                 return ctrl_inb(PSDR) & 0x02 ? 1 : 0; /* SCIF0 */
 590         if (port->mapbase == 0xffe10000)
 591                 return ctrl_inb(PADR) & 0x40 ? 1 : 0; /* SCIF1 */
 592         if (port->mapbase == 0xffe20000)
 593                 return ctrl_inb(PWDR) & 0x04 ? 1 : 0; /* SCIF2 */
 594
 595         return 1;
 596 }
 597 #elif defined(CONFIG_CPU_SUBTYPE_SH7723)
 598 static inline int sci_rxd_in(struct uart_port *port)
 599 {
 600         if (port->mapbase == 0xffe00000)
 601                 return ctrl_inb(SCSPTR0) & 0x0008 ? 1 : 0; /* SCIF0 */
 602         if (port->mapbase == 0xffe10000)
 603                 return ctrl_inb(SCSPTR1) & 0x0020 ? 1 : 0; /* SCIF1 */
 604         if (port->mapbase == 0xffe20000)
 605                 return ctrl_inb(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF2 */
 606         if (port->mapbase == 0xa4e30000)
 607                 return ctrl_inb(SCSPTR3) & 0x0001 ? 1 : 0; /* SCIF3 */
 608         if (port->mapbase == 0xa4e40000)
 609                 return ctrl_inb(SCSPTR4) & 0x0001 ? 1 : 0; /* SCIF4 */
 610         if (port->mapbase == 0xa4e50000)
 611                 return ctrl_inb(SCSPTR5) & 0x0008 ? 1 : 0; /* SCIF5 */
 612         return 1;
 613 }
 614 #elif defined(CONFIG_CPU_SUBTYPE_SH5_101) || defined(CONFIG_CPU_SUBTYPE_SH5_103)
 615 static inline int sci_rxd_in(struct uart_port *port)
 616 {
 617          return sci_in(port, SCSPTR2)&0x0001 ? 1 : 0; /* SCIF */
 618 }
 619 #elif defined(__H8300H__) || defined(__H8300S__)
 620 static inline int sci_rxd_in(struct uart_port *port)
 621 {
 622         int ch = (port->mapbase - SMR0) >> 3;
 623         return (H8300_SCI_DR(ch) & h8300_sci_pins[ch].rx) ? 1 : 0;
 624 }
 625 #elif defined(CONFIG_CPU_SUBTYPE_SH7763)
 626 static inline int sci_rxd_in(struct uart_port *port)
 627 {
 628         if (port->mapbase == 0xffe00000)
 629                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 630         if (port->mapbase == 0xffe08000)
 631                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 632         if (port->mapbase == 0xffe10000)
 633                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF/IRDA */
 634
 635         return 1;
 636 }
 637 #elif defined(CONFIG_CPU_SUBTYPE_SH7770)
 638 static inline int sci_rxd_in(struct uart_port *port)
 639 {
 640         if (port->mapbase == 0xff923000)
 641                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 642         if (port->mapbase == 0xff924000)
 643                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 644         if (port->mapbase == 0xff925000)
 645                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 646         return 1;
 647 }
 648 #elif defined(CONFIG_CPU_SUBTYPE_SH7780)
 649 static inline int sci_rxd_in(struct uart_port *port)
 650 {
 651         if (port->mapbase == 0xffe00000)
 652                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 653         if (port->mapbase == 0xffe10000)
 654                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 655         return 1;
 656 }
 657 #elif defined(CONFIG_CPU_SUBTYPE_SH7785)
 658 static inline int sci_rxd_in(struct uart_port *port)
 659 {
 660         if (port->mapbase == 0xffea0000)
 661                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 662         if (port->mapbase == 0xffeb0000)
 663                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 664         if (port->mapbase == 0xffec0000)
 665                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 666         if (port->mapbase == 0xffed0000)
 667                 return ctrl_inw(SCSPTR3) & 0x0001 ? 1 : 0; /* SCIF */
 668         if (port->mapbase == 0xffee0000)
 669                 return ctrl_inw(SCSPTR4) & 0x0001 ? 1 : 0; /* SCIF */
 670         if (port->mapbase == 0xffef0000)
 671                 return ctrl_inw(SCSPTR5) & 0x0001 ? 1 : 0; /* SCIF */
 672         return 1;
 673 }
 674 #elif defined(CONFIG_CPU_SUBTYPE_SH7201) || \
 675       defined(CONFIG_CPU_SUBTYPE_SH7203) || \
 676       defined(CONFIG_CPU_SUBTYPE_SH7206) || \
 677       defined(CONFIG_CPU_SUBTYPE_SH7263)
 678 static inline int sci_rxd_in(struct uart_port *port)
 679 {
 680         if (port->mapbase == 0xfffe8000)
 681                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 682         if (port->mapbase == 0xfffe8800)
 683                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 684         if (port->mapbase == 0xfffe9000)
 685                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 686         if (port->mapbase == 0xfffe9800)
 687                 return ctrl_inw(SCSPTR3) & 0x0001 ? 1 : 0; /* SCIF */
 688 #if defined(CONFIG_CPU_SUBTYPE_SH7201)
 689         if (port->mapbase == 0xfffeA000)
 690                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 691         if (port->mapbase == 0xfffeA800)
 692                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 693         if (port->mapbase == 0xfffeB000)
 694                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 695         if (port->mapbase == 0xfffeB800)
 696                 return ctrl_inw(SCSPTR3) & 0x0001 ? 1 : 0; /* SCIF */
 697 #endif
 698         return 1;
 699 }
 700 #elif defined(CONFIG_CPU_SUBTYPE_SH7619)
 701 static inline int sci_rxd_in(struct uart_port *port)
 702 {
 703         if (port->mapbase == 0xf8400000)
 704                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 705         if (port->mapbase == 0xf8410000)
 706                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 707         if (port->mapbase == 0xf8420000)
 708                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 709         return 1;
 710 }
 711 #elif defined(CONFIG_CPU_SUBTYPE_SHX3)
 712 static inline int sci_rxd_in(struct uart_port *port)
 713 {
 714         if (port->mapbase == 0xffc30000)
 715                 return ctrl_inw(SCSPTR0) & 0x0001 ? 1 : 0; /* SCIF */
 716         if (port->mapbase == 0xffc40000)
 717                 return ctrl_inw(SCSPTR1) & 0x0001 ? 1 : 0; /* SCIF */
 718         if (port->mapbase == 0xffc50000)
 719                 return ctrl_inw(SCSPTR2) & 0x0001 ? 1 : 0; /* SCIF */
 720         if (port->mapbase == 0xffc60000)
 721                 return ctrl_inw(SCSPTR3) & 0x0001 ? 1 : 0; /* SCIF */
 722         return 1;
 723 }
 724 #endif
 725
 726 /*
 727  * Values for the BitRate Register (SCBRR)
 728  *
 729  * The values are actually divisors for a frequency which can
 730  * be internal to the SH3 (14.7456MHz) or derived from an external
 731  * clock source.  This driver assumes the internal clock is used;
 732  * to support using an external clock source, config options or
 733  * possibly command-line options would need to be added.
 734  *
 735  * Also, to support speeds below 2400 (why?) the lower 2 bits of
 736  * the SCSMR register would also need to be set to non-zero values.
 737  *
 738  * -- Greg Banks 27Feb2000
 739  *
 740  * Answer: The SCBRR register is only eight bits, and the value in
 741  * it gets larger with lower baud rates. At around 2400 (depending on
 742  * the peripherial module clock) you run out of bits. However the
 743  * lower two bits of SCSMR allow the module clock to be divided down,
 744  * scaling the value which is needed in SCBRR.
 745  *
 746  * -- Stuart Menefy - 23 May 2000
 747  *
 748  * I meant, why would anyone bother with bitrates below 2400.
 749  *
 750  * -- Greg Banks - 7Jul2000
 751  *
 752  * You "speedist"!  How will I use my 110bps ASR-33 teletype with paper
 753  * tape reader as a console!
 754  *
 755  * -- Mitch Davis - 15 Jul 2000
 756  */
 757
 758 #if defined(CONFIG_CPU_SUBTYPE_SH7780) || \
 759     defined(CONFIG_CPU_SUBTYPE_SH7785)
 760 #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(16*bps)-1)
 761 #elif defined(CONFIG_CPU_SUBTYPE_SH7705) || \
 762       defined(CONFIG_CPU_SUBTYPE_SH7720) || \
 763       defined(CONFIG_CPU_SUBTYPE_SH7721)
 764 #define SCBRR_VALUE(bps, clk) (((clk*2)+16*bps)/(32*bps)-1)
 765 #elif defined(CONFIG_CPU_SUBTYPE_SH7723)
 766 static inline int scbrr_calc(struct uart_port *port, int bps, int clk)
 767 {
 768         if (port->type == PORT_SCIF)
 769                 return (clk+16*bps)/(32*bps)-1;
 770         else
 771                 return ((clk*2)+16*bps)/(16*bps)-1;
 772 }
 773 #define SCBRR_VALUE(bps, clk) scbrr_calc(port, bps, clk)
 774 #elif defined(__H8300H__) || defined(__H8300S__)
 775 #define SCBRR_VALUE(bps, clk) (((clk*1000/32)/bps)-1)
 776 #else /* Generic SH */
 777 #define SCBRR_VALUE(bps, clk) ((clk+16*bps)/(32*bps)-1)
 778 #endif