SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/scsi/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2005: EMC Corporation, all rights reserved.
   5  *
   6  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  20  *
  21  */
  22
  23 #include <linux/kernel.h>
  24 #include <linux/module.h>
  25 #include <linux/pci.h>
  26 #include <linux/init.h>
  27 #include <linux/blkdev.h>
  28 #include <linux/delay.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/sched.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/device.h>
  33 #include <scsi/scsi_host.h>
  34 #include <scsi/scsi_cmnd.h>
  35 #include <linux/libata.h>
  36 #include <asm/io.h>
  37
  38 #define DRV_NAME        "sata_mv"
  39 #define DRV_VERSION     "0.25"
  40
  41 enum {
  42         /* BAR's are enumerated in terms of pci_resource_start() terms */
  43         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  44         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  45         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  46
  47         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  48         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  49
  50         MV_PCI_REG_BASE         = 0,
  51         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  52         MV_SATAHC0_REG_BASE     = 0x20000,
  53         MV_FLASH_CTL            = 0x1046c,
  54         MV_GPIO_PORT_CTL        = 0x104f0,
  55         MV_RESET_CFG            = 0x180d8,
  56
  57         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  58         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  59         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  60         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  61
  62         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
  63
  64         MV_MAX_Q_DEPTH          = 32,
  65         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
  66
  67         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
  68          * CRPB needs alignment on a 256B boundary. Size == 256B
  69          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
  70          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
  71          */
  72         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
  73         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
  74         MV_MAX_SG_CT            = 176,
  75         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
  76         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
  77
  78         MV_PORTS_PER_HC         = 4,
  79         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
  80         MV_PORT_HC_SHIFT        = 2,
  81         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
  82         MV_PORT_MASK            = 3,
  83
  84         /* Host Flags */
  85         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
  86         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
  87         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
  88                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO),
  89         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
  90
  91         CRQB_FLAG_READ          = (1 << 0),
  92         CRQB_TAG_SHIFT          = 1,
  93         CRQB_CMD_ADDR_SHIFT     = 8,
  94         CRQB_CMD_CS             = (0x2 << 11),
  95         CRQB_CMD_LAST           = (1 << 15),
  96
  97         CRPB_FLAG_STATUS_SHIFT  = 8,
  98
  99         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 100
 101         /* PCI interface registers */
 102
 103         PCI_COMMAND_OFS         = 0xc00,
 104
 105         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 106         STOP_PCI_MASTER         = (1 << 2),
 107         PCI_MASTER_EMPTY        = (1 << 3),
 108         GLOB_SFT_RST            = (1 << 4),
 109
 110         MV_PCI_MODE             = 0xd00,
 111         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 112         MV_PCI_DISC_TIMER       = 0xd04,
 113         MV_PCI_MSI_TRIGGER      = 0xc38,
 114         MV_PCI_SERR_MASK        = 0xc28,
 115         MV_PCI_XBAR_TMOUT       = 0x1d04,
 116         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 117         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 118         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 119         MV_PCI_ERR_COMMAND      = 0x1d50,
 120
 121         PCI_IRQ_CAUSE_OFS               = 0x1d58,
 122         PCI_IRQ_MASK_OFS                = 0x1d5c,
 123         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 124
 125         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
 126         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
 127         PORT0_ERR               = (1 << 0),     /* shift by port # */
 128         PORT0_DONE              = (1 << 1),     /* shift by port # */
 129         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 130         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 131         PCI_ERR                 = (1 << 18),
 132         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 133         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 134         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 135         GPIO_INT                = (1 << 22),
 136         SELF_INT                = (1 << 23),
 137         TWSI_INT                = (1 << 24),
 138         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 139         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
 140                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
 141                                    HC_MAIN_RSVD),
 142
 143         /* SATAHC registers */
 144         HC_CFG_OFS              = 0,
 145
 146         HC_IRQ_CAUSE_OFS        = 0x14,
 147         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
 148         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
 149         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 150
 151         /* Shadow block registers */
 152         SHD_BLK_OFS             = 0x100,
 153         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 154
 155         /* SATA registers */
 156         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 157         SATA_ACTIVE_OFS         = 0x350,
 158         PHY_MODE3               = 0x310,
 159         PHY_MODE4               = 0x314,
 160         PHY_MODE2               = 0x330,
 161         SATA_INTERFACE_CTL      = 0x050,
 162
 163         MV_M2_PREAMP_MASK       = 0x7e0,
 164
 165         /* Port registers */
 166         EDMA_CFG_OFS            = 0,
 167         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
 168         EDMA_CFG_NCQ            = (1 << 5),
 169         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
 170         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
 171         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
 172
 173         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 174         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 175         EDMA_ERR_D_PAR          = (1 << 0),
 176         EDMA_ERR_PRD_PAR        = (1 << 1),
 177         EDMA_ERR_DEV            = (1 << 2),
 178         EDMA_ERR_DEV_DCON       = (1 << 3),
 179         EDMA_ERR_DEV_CON        = (1 << 4),
 180         EDMA_ERR_SERR           = (1 << 5),
 181         EDMA_ERR_SELF_DIS       = (1 << 7),
 182         EDMA_ERR_BIST_ASYNC     = (1 << 8),
 183         EDMA_ERR_CRBQ_PAR       = (1 << 9),
 184         EDMA_ERR_CRPB_PAR       = (1 << 10),
 185         EDMA_ERR_INTRL_PAR      = (1 << 11),
 186         EDMA_ERR_IORDY          = (1 << 12),
 187         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
 188         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
 189         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
 190         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
 191         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
 192         EDMA_ERR_TRANS_PROTO    = (1 << 31),
 193         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
 194                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
 195                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
 196                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
 197                                    EDMA_ERR_LNK_DATA_RX |
 198                                    EDMA_ERR_LNK_DATA_TX |
 199                                    EDMA_ERR_TRANS_PROTO),
 200
 201         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 202         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 203
 204         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 205         EDMA_REQ_Q_PTR_SHIFT    = 5,
 206
 207         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 208         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 209         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 210         EDMA_RSP_Q_PTR_SHIFT    = 3,
 211
 212         EDMA_CMD_OFS            = 0x28,
 213         EDMA_EN                 = (1 << 0),
 214         EDMA_DS                 = (1 << 1),
 215         ATA_RST                 = (1 << 2),
 216
 217         EDMA_ARB_CFG            = 0x38,
 218
 219         /* Host private flags (hp_flags) */
 220         MV_HP_FLAG_MSI          = (1 << 0),
 221         MV_HP_ERRATA_50XXB0     = (1 << 1),
 222         MV_HP_ERRATA_50XXB2     = (1 << 2),
 223         MV_HP_ERRATA_60X1B2     = (1 << 3),
 224         MV_HP_ERRATA_60X1C0     = (1 << 4),
 225         MV_HP_50XX              = (1 << 5),
 226
 227         /* Port private flags (pp_flags) */
 228         MV_PP_FLAG_EDMA_EN      = (1 << 0),
 229         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
 230 };
 231
 232 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
 233
 234 enum {
 235         /* Our DMA boundary is determined by an ePRD being unable to handle
 236          * anything larger than 64KB
 237          */
 238         MV_DMA_BOUNDARY         = 0xffffU,
 239
 240         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 241
 242         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 243 };
 244
 245 enum chip_type {
 246         chip_504x,
 247         chip_508x,
 248         chip_5080,
 249         chip_604x,
 250         chip_608x,
 251 };
 252
 253 /* Command ReQuest Block: 32B */
 254 struct mv_crqb {
 255         u32                     sg_addr;
 256         u32                     sg_addr_hi;
 257         u16                     ctrl_flags;
 258         u16                     ata_cmd[11];
 259 };
 260
 261 /* Command ResPonse Block: 8B */
 262 struct mv_crpb {
 263         u16                     id;
 264         u16                     flags;
 265         u32                     tmstmp;
 266 };
 267
 268 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 269 struct mv_sg {
 270         u32                     addr;
 271         u32                     flags_size;
 272         u32                     addr_hi;
 273         u32                     reserved;
 274 };
 275
 276 struct mv_port_priv {
 277         struct mv_crqb          *crqb;
 278         dma_addr_t              crqb_dma;
 279         struct mv_crpb          *crpb;
 280         dma_addr_t              crpb_dma;
 281         struct mv_sg            *sg_tbl;
 282         dma_addr_t              sg_tbl_dma;
 283
 284         unsigned                req_producer;           /* cp of req_in_ptr */
 285         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
 286         u32                     pp_flags;
 287 };
 288
 289 struct mv_port_signal {
 290         u32                     amps;
 291         u32                     pre;
 292 };
 293
 294 struct mv_host_priv;
 295 struct mv_hw_ops {
 296         void (*phy_errata)(struct ata_port *ap);
 297         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 298         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 299                            void __iomem *mmio);
 300         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio);
 301         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 302         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
 303 };
 304
 305 struct mv_host_priv {
 306         u32                     hp_flags;
 307         struct mv_port_signal   signal[8];
 308         const struct mv_hw_ops  *ops;
 309 };
 310
 311 static void mv_irq_clear(struct ata_port *ap);
 312 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 313 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 314 static void mv_phy_reset(struct ata_port *ap);
 315 static void mv_host_stop(struct ata_host_set *host_set);
 316 static int mv_port_start(struct ata_port *ap);
 317 static void mv_port_stop(struct ata_port *ap);
 318 static void mv_qc_prep(struct ata_queued_cmd *qc);
 319 static int mv_qc_issue(struct ata_queued_cmd *qc);
 320 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
 321                                 struct pt_regs *regs);
 322 static void mv_eng_timeout(struct ata_port *ap);
 323 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 324
 325 static void mv5_phy_errata(struct ata_port *ap);
 326 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 327 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 328                            void __iomem *mmio);
 329 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio);
 330 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 331 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
 332
 333 static void mv6_phy_errata(struct ata_port *ap);
 334 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 335 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 336                            void __iomem *mmio);
 337 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio);
 338 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 339 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
 340
 341 static struct scsi_host_template mv_sht = {
 342         .module                 = THIS_MODULE,
 343         .name                   = DRV_NAME,
 344         .ioctl                  = ata_scsi_ioctl,
 345         .queuecommand           = ata_scsi_queuecmd,
 346         .eh_strategy_handler    = ata_scsi_error,
 347         .can_queue              = MV_USE_Q_DEPTH,
 348         .this_id                = ATA_SHT_THIS_ID,
 349         .sg_tablesize           = MV_MAX_SG_CT,
 350         .max_sectors            = ATA_MAX_SECTORS,
 351         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 352         .emulated               = ATA_SHT_EMULATED,
 353         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 354         .proc_name              = DRV_NAME,
 355         .dma_boundary           = MV_DMA_BOUNDARY,
 356         .slave_configure        = ata_scsi_slave_config,
 357         .bios_param             = ata_std_bios_param,
 358         .ordered_flush          = 1,
 359 };
 360
 361 static const struct ata_port_operations mv_ops = {
 362         .port_disable           = ata_port_disable,
 363
 364         .tf_load                = ata_tf_load,
 365         .tf_read                = ata_tf_read,
 366         .check_status           = ata_check_status,
 367         .exec_command           = ata_exec_command,
 368         .dev_select             = ata_std_dev_select,
 369
 370         .phy_reset              = mv_phy_reset,
 371
 372         .qc_prep                = mv_qc_prep,
 373         .qc_issue               = mv_qc_issue,
 374
 375         .eng_timeout            = mv_eng_timeout,
 376
 377         .irq_handler            = mv_interrupt,
 378         .irq_clear              = mv_irq_clear,
 379
 380         .scr_read               = mv_scr_read,
 381         .scr_write              = mv_scr_write,
 382
 383         .port_start             = mv_port_start,
 384         .port_stop              = mv_port_stop,
 385         .host_stop              = mv_host_stop,
 386 };
 387
 388 static struct ata_port_info mv_port_info[] = {
 389         {  /* chip_504x */
 390                 .sht            = &mv_sht,
 391                 .host_flags     = MV_COMMON_FLAGS,
 392                 .pio_mask       = 0x1f, /* pio0-4 */
 393                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 394                 .port_ops       = &mv_ops,
 395         },
 396         {  /* chip_508x */
 397                 .sht            = &mv_sht,
 398                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 399                 .pio_mask       = 0x1f, /* pio0-4 */
 400                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 401                 .port_ops       = &mv_ops,
 402         },
 403         {  /* chip_5080 */
 404                 .sht            = &mv_sht,
 405                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 406                 .pio_mask       = 0x1f, /* pio0-4 */
 407                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 408                 .port_ops       = &mv_ops,
 409         },
 410         {  /* chip_604x */
 411                 .sht            = &mv_sht,
 412                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
 413                 .pio_mask       = 0x1f, /* pio0-4 */
 414                 .udma_mask      = 0x7f, /* udma0-6 */
 415                 .port_ops       = &mv_ops,
 416         },
 417         {  /* chip_608x */
 418                 .sht            = &mv_sht,
 419                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 420                                    MV_FLAG_DUAL_HC),
 421                 .pio_mask       = 0x1f, /* pio0-4 */
 422                 .udma_mask      = 0x7f, /* udma0-6 */
 423                 .port_ops       = &mv_ops,
 424         },
 425 };
 426
 427 static const struct pci_device_id mv_pci_tbl[] = {
 428 #if 0 /* unusably broken right now */
 429         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
 430         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
 431         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
 432         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
 433 #endif
 434
 435         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
 436         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
 437         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
 438         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
 439
 440         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
 441         {}                      /* terminate list */
 442 };
 443
 444 static struct pci_driver mv_pci_driver = {
 445         .name                   = DRV_NAME,
 446         .id_table               = mv_pci_tbl,
 447         .probe                  = mv_init_one,
 448         .remove                 = ata_pci_remove_one,
 449 };
 450
 451 static const struct mv_hw_ops mv5xxx_ops = {
 452         .phy_errata             = mv5_phy_errata,
 453         .enable_leds            = mv5_enable_leds,
 454         .read_preamp            = mv5_read_preamp,
 455         .reset_hc               = mv5_reset_hc,
 456         .reset_flash            = mv5_reset_flash,
 457         .reset_bus              = mv5_reset_bus,
 458 };
 459
 460 static const struct mv_hw_ops mv6xxx_ops = {
 461         .phy_errata             = mv6_phy_errata,
 462         .enable_leds            = mv6_enable_leds,
 463         .read_preamp            = mv6_read_preamp,
 464         .reset_hc               = mv6_reset_hc,
 465         .reset_flash            = mv6_reset_flash,
 466         .reset_bus              = mv_reset_pci_bus,
 467 };
 468
 469 /*
 470  * Functions
 471  */
 472
 473 static inline void writelfl(unsigned long data, void __iomem *addr)
 474 {
 475         writel(data, addr);
 476         (void) readl(addr);     /* flush to avoid PCI posted write */
 477 }
 478
 479 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 480 {
 481         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 482 }
 483
 484 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 485 {
 486         return (mv_hc_base(base, port >> MV_PORT_HC_SHIFT) +
 487                 MV_SATAHC_ARBTR_REG_SZ +
 488                 ((port & MV_PORT_MASK) * MV_PORT_REG_SZ));
 489 }
 490
 491 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 492 {
 493         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
 494 }
 495
 496 static inline int mv_get_hc_count(unsigned long host_flags)
 497 {
 498         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 499 }
 500
 501 static void mv_irq_clear(struct ata_port *ap)
 502 {
 503 }
 504
 505 /**
 506  *      mv_start_dma - Enable eDMA engine
 507  *      @base: port base address
 508  *      @pp: port private data
 509  *
 510  *      Verify the local cache of the eDMA state is accurate with an
 511  *      assert.
 512  *
 513  *      LOCKING:
 514  *      Inherited from caller.
 515  */
 516 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
 517 {
 518         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
 519                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
 520                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 521         }
 522         assert(EDMA_EN & readl(base + EDMA_CMD_OFS));
 523 }
 524
 525 /**
 526  *      mv_stop_dma - Disable eDMA engine
 527  *      @ap: ATA channel to manipulate
 528  *
 529  *      Verify the local cache of the eDMA state is accurate with an
 530  *      assert.
 531  *
 532  *      LOCKING:
 533  *      Inherited from caller.
 534  */
 535 static void mv_stop_dma(struct ata_port *ap)
 536 {
 537         void __iomem *port_mmio = mv_ap_base(ap);
 538         struct mv_port_priv *pp = ap->private_data;
 539         u32 reg;
 540         int i;
 541
 542         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
 543                 /* Disable EDMA if active.   The disable bit auto clears.
 544                  */
 545                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 546                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 547         } else {
 548                 assert(!(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS)));
 549         }
 550
 551         /* now properly wait for the eDMA to stop */
 552         for (i = 1000; i > 0; i--) {
 553                 reg = readl(port_mmio + EDMA_CMD_OFS);
 554                 if (!(EDMA_EN & reg)) {
 555                         break;
 556                 }
 557                 udelay(100);
 558         }
 559
 560         if (EDMA_EN & reg) {
 561                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
 562                 /* FIXME: Consider doing a reset here to recover */
 563         }
 564 }
 565
 566 #ifdef ATA_DEBUG
 567 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 568 {
 569         int b, w;
 570         for (b = 0; b < bytes; ) {
 571                 DPRINTK("%p: ", start + b);
 572                 for (w = 0; b < bytes && w < 4; w++) {
 573                         printk("%08x ",readl(start + b));
 574                         b += sizeof(u32);
 575                 }
 576                 printk("\n");
 577         }
 578 }
 579 #endif
 580
 581 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 582 {
 583 #ifdef ATA_DEBUG
 584         int b, w;
 585         u32 dw;
 586         for (b = 0; b < bytes; ) {
 587                 DPRINTK("%02x: ", b);
 588                 for (w = 0; b < bytes && w < 4; w++) {
 589                         (void) pci_read_config_dword(pdev,b,&dw);
 590                         printk("%08x ",dw);
 591                         b += sizeof(u32);
 592                 }
 593                 printk("\n");
 594         }
 595 #endif
 596 }
 597 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
 598                              struct pci_dev *pdev)
 599 {
 600 #ifdef ATA_DEBUG
 601         void __iomem *hc_base = mv_hc_base(mmio_base,
 602                                            port >> MV_PORT_HC_SHIFT);
 603         void __iomem *port_base;
 604         int start_port, num_ports, p, start_hc, num_hcs, hc;
 605
 606         if (0 > port) {
 607                 start_hc = start_port = 0;
 608                 num_ports = 8;          /* shld be benign for 4 port devs */
 609                 num_hcs = 2;
 610         } else {
 611                 start_hc = port >> MV_PORT_HC_SHIFT;
 612                 start_port = port;
 613                 num_ports = num_hcs = 1;
 614         }
 615         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
 616                 num_ports > 1 ? num_ports - 1 : start_port);
 617
 618         if (NULL != pdev) {
 619                 DPRINTK("PCI config space regs:\n");
 620                 mv_dump_pci_cfg(pdev, 0x68);
 621         }
 622         DPRINTK("PCI regs:\n");
 623         mv_dump_mem(mmio_base+0xc00, 0x3c);
 624         mv_dump_mem(mmio_base+0xd00, 0x34);
 625         mv_dump_mem(mmio_base+0xf00, 0x4);
 626         mv_dump_mem(mmio_base+0x1d00, 0x6c);
 627         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
 628                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
 629                 DPRINTK("HC regs (HC %i):\n", hc);
 630                 mv_dump_mem(hc_base, 0x1c);
 631         }
 632         for (p = start_port; p < start_port + num_ports; p++) {
 633                 port_base = mv_port_base(mmio_base, p);
 634                 DPRINTK("EDMA regs (port %i):\n",p);
 635                 mv_dump_mem(port_base, 0x54);
 636                 DPRINTK("SATA regs (port %i):\n",p);
 637                 mv_dump_mem(port_base+0x300, 0x60);
 638         }
 639 #endif
 640 }
 641
 642 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
 643 {
 644         unsigned int ofs;
 645
 646         switch (sc_reg_in) {
 647         case SCR_STATUS:
 648         case SCR_CONTROL:
 649         case SCR_ERROR:
 650                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
 651                 break;
 652         case SCR_ACTIVE:
 653                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
 654                 break;
 655         default:
 656                 ofs = 0xffffffffU;
 657                 break;
 658         }
 659         return ofs;
 660 }
 661
 662 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
 663 {
 664         unsigned int ofs = mv_scr_offset(sc_reg_in);
 665
 666         if (0xffffffffU != ofs) {
 667                 return readl(mv_ap_base(ap) + ofs);
 668         } else {
 669                 return (u32) ofs;
 670         }
 671 }
 672
 673 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
 674 {
 675         unsigned int ofs = mv_scr_offset(sc_reg_in);
 676
 677         if (0xffffffffU != ofs) {
 678                 writelfl(val, mv_ap_base(ap) + ofs);
 679         }
 680 }
 681
 682 #undef ZERO
 683 #define ZERO(reg) writel(0, mmio + (reg))
 684 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
 685 {
 686         u32 tmp;
 687
 688         tmp = readl(mmio + MV_PCI_MODE);
 689         tmp &= 0xff00ffff;
 690         writel(tmp, mmio + MV_PCI_MODE);
 691
 692         ZERO(MV_PCI_DISC_TIMER);
 693         ZERO(MV_PCI_MSI_TRIGGER);
 694         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
 695         ZERO(HC_MAIN_IRQ_MASK_OFS);
 696         ZERO(MV_PCI_SERR_MASK);
 697         ZERO(PCI_IRQ_CAUSE_OFS);
 698         ZERO(PCI_IRQ_MASK_OFS);
 699         ZERO(MV_PCI_ERR_LOW_ADDRESS);
 700         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
 701         ZERO(MV_PCI_ERR_ATTRIBUTE);
 702         ZERO(MV_PCI_ERR_COMMAND);
 703 }
 704 #undef ZERO
 705
 706 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
 707 {
 708         u32 tmp;
 709
 710         mv5_reset_flash(hpriv, mmio);
 711
 712         tmp = readl(mmio + MV_GPIO_PORT_CTL);
 713         tmp &= 0x3;
 714         tmp |= (1 << 5) | (1 << 6);
 715         writel(tmp, mmio + MV_GPIO_PORT_CTL);
 716 }
 717
 718 /**
 719  *      mv6_reset_hc - Perform the 6xxx global soft reset
 720  *      @mmio: base address of the HBA
 721  *
 722  *      This routine only applies to 6xxx parts.
 723  *
 724  *      LOCKING:
 725  *      Inherited from caller.
 726  */
 727 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
 728 {
 729         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
 730         int i, rc = 0;
 731         u32 t;
 732
 733         /* Following procedure defined in PCI "main command and status
 734          * register" table.
 735          */
 736         t = readl(reg);
 737         writel(t | STOP_PCI_MASTER, reg);
 738
 739         for (i = 0; i < 1000; i++) {
 740                 udelay(1);
 741                 t = readl(reg);
 742                 if (PCI_MASTER_EMPTY & t) {
 743                         break;
 744                 }
 745         }
 746         if (!(PCI_MASTER_EMPTY & t)) {
 747                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
 748                 rc = 1;
 749                 goto done;
 750         }
 751
 752         /* set reset */
 753         i = 5;
 754         do {
 755                 writel(t | GLOB_SFT_RST, reg);
 756                 t = readl(reg);
 757                 udelay(1);
 758         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
 759
 760         if (!(GLOB_SFT_RST & t)) {
 761                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
 762                 rc = 1;
 763                 goto done;
 764         }
 765
 766         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
 767         i = 5;
 768         do {
 769                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
 770                 t = readl(reg);
 771                 udelay(1);
 772         } while ((GLOB_SFT_RST & t) && (i-- > 0));
 773
 774         if (GLOB_SFT_RST & t) {
 775                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
 776                 rc = 1;
 777         }
 778 done:
 779         return rc;
 780 }
 781
 782 /**
 783  *      mv_host_stop - Host specific cleanup/stop routine.
 784  *      @host_set: host data structure
 785  *
 786  *      Disable ints, cleanup host memory, call general purpose
 787  *      host_stop.
 788  *
 789  *      LOCKING:
 790  *      Inherited from caller.
 791  */
 792 static void mv_host_stop(struct ata_host_set *host_set)
 793 {
 794         struct mv_host_priv *hpriv = host_set->private_data;
 795         struct pci_dev *pdev = to_pci_dev(host_set->dev);
 796
 797         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
 798                 pci_disable_msi(pdev);
 799         } else {
 800                 pci_intx(pdev, 0);
 801         }
 802         kfree(hpriv);
 803         ata_host_stop(host_set);
 804 }
 805
 806 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
 807 {
 808         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
 809 }
 810
 811 /**
 812  *      mv_port_start - Port specific init/start routine.
 813  *      @ap: ATA channel to manipulate
 814  *
 815  *      Allocate and point to DMA memory, init port private memory,
 816  *      zero indices.
 817  *
 818  *      LOCKING:
 819  *      Inherited from caller.
 820  */
 821 static int mv_port_start(struct ata_port *ap)
 822 {
 823         struct device *dev = ap->host_set->dev;
 824         struct mv_port_priv *pp;
 825         void __iomem *port_mmio = mv_ap_base(ap);
 826         void *mem;
 827         dma_addr_t mem_dma;
 828         int rc = -ENOMEM;
 829
 830         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 831         if (!pp)
 832                 goto err_out;
 833         memset(pp, 0, sizeof(*pp));
 834
 835         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
 836                                  GFP_KERNEL);
 837         if (!mem)
 838                 goto err_out_pp;
 839         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
 840
 841         rc = ata_pad_alloc(ap, dev);
 842         if (rc)
 843                 goto err_out_priv;
 844
 845         /* First item in chunk of DMA memory:
 846          * 32-slot command request table (CRQB), 32 bytes each in size
 847          */
 848         pp->crqb = mem;
 849         pp->crqb_dma = mem_dma;
 850         mem += MV_CRQB_Q_SZ;
 851         mem_dma += MV_CRQB_Q_SZ;
 852
 853         /* Second item:
 854          * 32-slot command response table (CRPB), 8 bytes each in size
 855          */
 856         pp->crpb = mem;
 857         pp->crpb_dma = mem_dma;
 858         mem += MV_CRPB_Q_SZ;
 859         mem_dma += MV_CRPB_Q_SZ;
 860
 861         /* Third item:
 862          * Table of scatter-gather descriptors (ePRD), 16 bytes each
 863          */
 864         pp->sg_tbl = mem;
 865         pp->sg_tbl_dma = mem_dma;
 866
 867         writelfl(EDMA_CFG_Q_DEPTH | EDMA_CFG_RD_BRST_EXT |
 868                  EDMA_CFG_WR_BUFF_LEN, port_mmio + EDMA_CFG_OFS);
 869
 870         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 871         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
 872                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 873
 874         writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 875         writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 876
 877         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 878         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
 879                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 880
 881         pp->req_producer = pp->rsp_consumer = 0;
 882
 883         /* Don't turn on EDMA here...do it before DMA commands only.  Else
 884          * we'll be unable to send non-data, PIO, etc due to restricted access
 885          * to shadow regs.
 886          */
 887         ap->private_data = pp;
 888         return 0;
 889
 890 err_out_priv:
 891         mv_priv_free(pp, dev);
 892 err_out_pp:
 893         kfree(pp);
 894 err_out:
 895         return rc;
 896 }
 897
 898 /**
 899  *      mv_port_stop - Port specific cleanup/stop routine.
 900  *      @ap: ATA channel to manipulate
 901  *
 902  *      Stop DMA, cleanup port memory.
 903  *
 904  *      LOCKING:
 905  *      This routine uses the host_set lock to protect the DMA stop.
 906  */
 907 static void mv_port_stop(struct ata_port *ap)
 908 {
 909         struct device *dev = ap->host_set->dev;
 910         struct mv_port_priv *pp = ap->private_data;
 911         unsigned long flags;
 912
 913         spin_lock_irqsave(&ap->host_set->lock, flags);
 914         mv_stop_dma(ap);
 915         spin_unlock_irqrestore(&ap->host_set->lock, flags);
 916
 917         ap->private_data = NULL;
 918         ata_pad_free(ap, dev);
 919         mv_priv_free(pp, dev);
 920         kfree(pp);
 921 }
 922
 923 /**
 924  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
 925  *      @qc: queued command whose SG list to source from
 926  *
 927  *      Populate the SG list and mark the last entry.
 928  *
 929  *      LOCKING:
 930  *      Inherited from caller.
 931  */
 932 static void mv_fill_sg(struct ata_queued_cmd *qc)
 933 {
 934         struct mv_port_priv *pp = qc->ap->private_data;
 935         unsigned int i = 0;
 936         struct scatterlist *sg;
 937
 938         ata_for_each_sg(sg, qc) {
 939                 u32 sg_len;
 940                 dma_addr_t addr;
 941
 942                 addr = sg_dma_address(sg);
 943                 sg_len = sg_dma_len(sg);
 944
 945                 pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
 946                 pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 947                 assert(0 == (sg_len & ~MV_DMA_BOUNDARY));
 948                 pp->sg_tbl[i].flags_size = cpu_to_le32(sg_len);
 949                 if (ata_sg_is_last(sg, qc))
 950                         pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
 951
 952                 i++;
 953         }
 954 }
 955
 956 static inline unsigned mv_inc_q_index(unsigned *index)
 957 {
 958         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
 959         return *index;
 960 }
 961
 962 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
 963 {
 964         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
 965                 (last ? CRQB_CMD_LAST : 0);
 966 }
 967
 968 /**
 969  *      mv_qc_prep - Host specific command preparation.
 970  *      @qc: queued command to prepare
 971  *
 972  *      This routine simply redirects to the general purpose routine
 973  *      if command is not DMA.  Else, it handles prep of the CRQB
 974  *      (command request block), does some sanity checking, and calls
 975  *      the SG load routine.
 976  *
 977  *      LOCKING:
 978  *      Inherited from caller.
 979  */
 980 static void mv_qc_prep(struct ata_queued_cmd *qc)
 981 {
 982         struct ata_port *ap = qc->ap;
 983         struct mv_port_priv *pp = ap->private_data;
 984         u16 *cw;
 985         struct ata_taskfile *tf;
 986         u16 flags = 0;
 987
 988         if (ATA_PROT_DMA != qc->tf.protocol) {
 989                 return;
 990         }
 991
 992         /* the req producer index should be the same as we remember it */
 993         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
 994                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 995                pp->req_producer);
 996
 997         /* Fill in command request block
 998          */
 999         if (!(qc->tf.flags & ATA_TFLAG_WRITE)) {
1000                 flags |= CRQB_FLAG_READ;
1001         }
1002         assert(MV_MAX_Q_DEPTH > qc->tag);
1003         flags |= qc->tag << CRQB_TAG_SHIFT;
1004
1005         pp->crqb[pp->req_producer].sg_addr =
1006                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1007         pp->crqb[pp->req_producer].sg_addr_hi =
1008                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1009         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
1010
1011         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
1012         tf = &qc->tf;
1013
1014         /* Sadly, the CRQB cannot accomodate all registers--there are
1015          * only 11 bytes...so we must pick and choose required
1016          * registers based on the command.  So, we drop feature and
1017          * hob_feature for [RW] DMA commands, but they are needed for
1018          * NCQ.  NCQ will drop hob_nsect.
1019          */
1020         switch (tf->command) {
1021         case ATA_CMD_READ:
1022         case ATA_CMD_READ_EXT:
1023         case ATA_CMD_WRITE:
1024         case ATA_CMD_WRITE_EXT:
1025                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1026                 break;
1027 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
1028         case ATA_CMD_FPDMA_READ:
1029         case ATA_CMD_FPDMA_WRITE:
1030                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1031                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1032                 break;
1033 #endif                          /* FIXME: remove this line when NCQ added */
1034         default:
1035                 /* The only other commands EDMA supports in non-queued and
1036                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1037                  * of which are defined/used by Linux.  If we get here, this
1038                  * driver needs work.
1039                  *
1040                  * FIXME: modify libata to give qc_prep a return value and
1041                  * return error here.
1042                  */
1043                 BUG_ON(tf->command);
1044                 break;
1045         }
1046         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1047         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1048         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1049         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1050         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1051         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1052         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1053         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1054         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1055
1056         if (!(qc->flags & ATA_QCFLAG_DMAMAP)) {
1057                 return;
1058         }
1059         mv_fill_sg(qc);
1060 }
1061
1062 /**
1063  *      mv_qc_issue - Initiate a command to the host
1064  *      @qc: queued command to start
1065  *
1066  *      This routine simply redirects to the general purpose routine
1067  *      if command is not DMA.  Else, it sanity checks our local
1068  *      caches of the request producer/consumer indices then enables
1069  *      DMA and bumps the request producer index.
1070  *
1071  *      LOCKING:
1072  *      Inherited from caller.
1073  */
1074 static int mv_qc_issue(struct ata_queued_cmd *qc)
1075 {
1076         void __iomem *port_mmio = mv_ap_base(qc->ap);
1077         struct mv_port_priv *pp = qc->ap->private_data;
1078         u32 in_ptr;
1079
1080         if (ATA_PROT_DMA != qc->tf.protocol) {
1081                 /* We're about to send a non-EDMA capable command to the
1082                  * port.  Turn off EDMA so there won't be problems accessing
1083                  * shadow block, etc registers.
1084                  */
1085                 mv_stop_dma(qc->ap);
1086                 return ata_qc_issue_prot(qc);
1087         }
1088
1089         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1090
1091         /* the req producer index should be the same as we remember it */
1092         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1093                pp->req_producer);
1094         /* until we do queuing, the queue should be empty at this point */
1095         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1096                ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
1097                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1098
1099         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
1100
1101         mv_start_dma(port_mmio, pp);
1102
1103         /* and write the request in pointer to kick the EDMA to life */
1104         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1105         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
1106         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1107
1108         return 0;
1109 }
1110
1111 /**
1112  *      mv_get_crpb_status - get status from most recently completed cmd
1113  *      @ap: ATA channel to manipulate
1114  *
1115  *      This routine is for use when the port is in DMA mode, when it
1116  *      will be using the CRPB (command response block) method of
1117  *      returning command completion information.  We assert indices
1118  *      are good, grab status, and bump the response consumer index to
1119  *      prove that we're up to date.
1120  *
1121  *      LOCKING:
1122  *      Inherited from caller.
1123  */
1124 static u8 mv_get_crpb_status(struct ata_port *ap)
1125 {
1126         void __iomem *port_mmio = mv_ap_base(ap);
1127         struct mv_port_priv *pp = ap->private_data;
1128         u32 out_ptr;
1129
1130         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1131
1132         /* the response consumer index should be the same as we remember it */
1133         assert(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1134                pp->rsp_consumer);
1135
1136         /* increment our consumer index... */
1137         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1138
1139         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1140         assert(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1141                  EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1142                pp->rsp_consumer);
1143
1144         /* write out our inc'd consumer index so EDMA knows we're caught up */
1145         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1146         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1147         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1148
1149         /* Return ATA status register for completed CRPB */
1150         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1151 }
1152
1153 /**
1154  *      mv_err_intr - Handle error interrupts on the port
1155  *      @ap: ATA channel to manipulate
1156  *
1157  *      In most cases, just clear the interrupt and move on.  However,
1158  *      some cases require an eDMA reset, which is done right before
1159  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1160  *      clear of pending errors in the SATA SERROR register.  Finally,
1161  *      if the port disabled DMA, update our cached copy to match.
1162  *
1163  *      LOCKING:
1164  *      Inherited from caller.
1165  */
1166 static void mv_err_intr(struct ata_port *ap)
1167 {
1168         void __iomem *port_mmio = mv_ap_base(ap);
1169         u32 edma_err_cause, serr = 0;
1170
1171         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1172
1173         if (EDMA_ERR_SERR & edma_err_cause) {
1174                 serr = scr_read(ap, SCR_ERROR);
1175                 scr_write_flush(ap, SCR_ERROR, serr);
1176         }
1177         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1178                 struct mv_port_priv *pp = ap->private_data;
1179                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1180         }
1181         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1182                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1183
1184         /* Clear EDMA now that SERR cleanup done */
1185         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1186
1187         /* check for fatal here and recover if needed */
1188         if (EDMA_ERR_FATAL & edma_err_cause) {
1189                 mv_phy_reset(ap);
1190         }
1191 }
1192
1193 /**
1194  *      mv_host_intr - Handle all interrupts on the given host controller
1195  *      @host_set: host specific structure
1196  *      @relevant: port error bits relevant to this host controller
1197  *      @hc: which host controller we're to look at
1198  *
1199  *      Read then write clear the HC interrupt status then walk each
1200  *      port connected to the HC and see if it needs servicing.  Port
1201  *      success ints are reported in the HC interrupt status reg, the
1202  *      port error ints are reported in the higher level main
1203  *      interrupt status register and thus are passed in via the
1204  *      'relevant' argument.
1205  *
1206  *      LOCKING:
1207  *      Inherited from caller.
1208  */
1209 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1210                          unsigned int hc)
1211 {
1212         void __iomem *mmio = host_set->mmio_base;
1213         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1214         struct ata_port *ap;
1215         struct ata_queued_cmd *qc;
1216         u32 hc_irq_cause;
1217         int shift, port, port0, hard_port, handled;
1218         unsigned int err_mask;
1219         u8 ata_status = 0;
1220
1221         if (hc == 0) {
1222                 port0 = 0;
1223         } else {
1224                 port0 = MV_PORTS_PER_HC;
1225         }
1226
1227         /* we'll need the HC success int register in most cases */
1228         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1229         if (hc_irq_cause) {
1230                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1231         }
1232
1233         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1234                 hc,relevant,hc_irq_cause);
1235
1236         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1237                 ap = host_set->ports[port];
1238                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1239                 handled = 0;    /* ensure ata_status is set if handled++ */
1240
1241                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1242                         /* new CRPB on the queue; just one at a time until NCQ
1243                          */
1244                         ata_status = mv_get_crpb_status(ap);
1245                         handled++;
1246                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1247                         /* received ATA IRQ; read the status reg to clear INTRQ
1248                          */
1249                         ata_status = readb((void __iomem *)
1250                                            ap->ioaddr.status_addr);
1251                         handled++;
1252                 }
1253
1254                 err_mask = ac_err_mask(ata_status);
1255
1256                 shift = port << 1;              /* (port * 2) */
1257                 if (port >= MV_PORTS_PER_HC) {
1258                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1259                 }
1260                 if ((PORT0_ERR << shift) & relevant) {
1261                         mv_err_intr(ap);
1262                         err_mask |= AC_ERR_OTHER;
1263                         handled++;
1264                 }
1265
1266                 if (handled && ap) {
1267                         qc = ata_qc_from_tag(ap, ap->active_tag);
1268                         if (NULL != qc) {
1269                                 VPRINTK("port %u IRQ found for qc, "
1270                                         "ata_status 0x%x\n", port,ata_status);
1271                                 /* mark qc status appropriately */
1272                                 ata_qc_complete(qc, err_mask);
1273                         }
1274                 }
1275         }
1276         VPRINTK("EXIT\n");
1277 }
1278
1279 /**
1280  *      mv_interrupt -
1281  *      @irq: unused
1282  *      @dev_instance: private data; in this case the host structure
1283  *      @regs: unused
1284  *
1285  *      Read the read only register to determine if any host
1286  *      controllers have pending interrupts.  If so, call lower level
1287  *      routine to handle.  Also check for PCI errors which are only
1288  *      reported here.
1289  *
1290  *      LOCKING:
1291  *      This routine holds the host_set lock while processing pending
1292  *      interrupts.
1293  */
1294 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1295                                 struct pt_regs *regs)
1296 {
1297         struct ata_host_set *host_set = dev_instance;
1298         unsigned int hc, handled = 0, n_hcs;
1299         void __iomem *mmio = host_set->mmio_base;
1300         u32 irq_stat;
1301
1302         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1303
1304         /* check the cases where we either have nothing pending or have read
1305          * a bogus register value which can indicate HW removal or PCI fault
1306          */
1307         if (!irq_stat || (0xffffffffU == irq_stat)) {
1308                 return IRQ_NONE;
1309         }
1310
1311         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1312         spin_lock(&host_set->lock);
1313
1314         for (hc = 0; hc < n_hcs; hc++) {
1315                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1316                 if (relevant) {
1317                         mv_host_intr(host_set, relevant, hc);
1318                         handled++;
1319                 }
1320         }
1321         if (PCI_ERR & irq_stat) {
1322                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1323                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1324
1325                 DPRINTK("All regs @ PCI error\n");
1326                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1327
1328                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1329                 handled++;
1330         }
1331         spin_unlock(&host_set->lock);
1332
1333         return IRQ_RETVAL(handled);
1334 }
1335
1336 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1337 {
1338         u8 rev_id;
1339         int early_5080;
1340
1341         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1342
1343         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1344
1345         if (!early_5080) {
1346                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1347                 tmp |= (1 << 0);
1348                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1349         }
1350
1351         mv_reset_pci_bus(pdev, mmio);
1352 }
1353
1354 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1355 {
1356         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1357 }
1358
1359 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1360                            void __iomem *mmio)
1361 {
1362         /* FIXME */
1363 }
1364
1365 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1366 {
1367         u32 tmp;
1368
1369         writel(0, mmio + MV_GPIO_PORT_CTL);
1370
1371         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1372
1373         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1374         tmp |= ~(1 << 0);
1375         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1376 }
1377
1378 static void mv5_phy_errata(struct ata_port *ap)
1379 {
1380         /* FIXME */
1381 }
1382
1383 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
1384 {
1385         /* FIXME */
1386         return 1;
1387 }
1388
1389 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1390                            void __iomem *mmio)
1391 {
1392         void __iomem *port_mmio;
1393         u32 tmp;
1394
1395         tmp = readl(mmio + MV_RESET_CFG);
1396         if ((tmp & (1 << 0)) == 0) {
1397                 hpriv->signal[idx].amps = 0x7 << 8;
1398                 hpriv->signal[idx].pre = 0x1 << 5;
1399                 return;
1400         }
1401
1402         port_mmio = mv_port_base(mmio, idx);
1403         tmp = readl(port_mmio + PHY_MODE2);
1404
1405         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1406         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1407 }
1408
1409 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1410 {
1411         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1412 }
1413
1414 static void mv6_phy_errata(struct ata_port *ap)
1415 {
1416         struct mv_host_priv *hpriv = ap->host_set->private_data;
1417         u32 hp_flags = hpriv->hp_flags;
1418         void __iomem *port_mmio = mv_ap_base(ap);
1419         int fix_phy_mode2 =
1420                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1421         int fix_phy_mode4 =
1422                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1423         u32 m2, tmp;
1424
1425         if (fix_phy_mode2) {
1426                 m2 = readl(port_mmio + PHY_MODE2);
1427                 m2 &= ~(1 << 16);
1428                 m2 |= (1 << 31);
1429                 writel(m2, port_mmio + PHY_MODE2);
1430
1431                 udelay(200);
1432
1433                 m2 = readl(port_mmio + PHY_MODE2);
1434                 m2 &= ~((1 << 16) | (1 << 31));
1435                 writel(m2, port_mmio + PHY_MODE2);
1436
1437                 udelay(200);
1438         }
1439
1440         /* who knows what this magic does */
1441         tmp = readl(port_mmio + PHY_MODE3);
1442         tmp &= ~0x7F800000;
1443         tmp |= 0x2A800000;
1444         writel(tmp, port_mmio + PHY_MODE3);
1445
1446         if (fix_phy_mode4) {
1447                 u32 m4;
1448
1449                 m4 = readl(port_mmio + PHY_MODE4);
1450
1451                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1452                         tmp = readl(port_mmio + 0x310);
1453
1454                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1455
1456                 writel(m4, port_mmio + PHY_MODE4);
1457
1458                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1459                         writel(tmp, port_mmio + 0x310);
1460         }
1461
1462         /* Revert values of pre-emphasis and signal amps to the saved ones */
1463         m2 = readl(port_mmio + PHY_MODE2);
1464
1465         m2 &= ~MV_M2_PREAMP_MASK;
1466         m2 |= hpriv->signal[ap->port_no].amps;
1467         m2 |= hpriv->signal[ap->port_no].pre;
1468         m2 &= ~(1 << 16);
1469
1470         writel(m2, port_mmio + PHY_MODE2);
1471 }
1472
1473 /**
1474  *      mv_phy_reset - Perform eDMA reset followed by COMRESET
1475  *      @ap: ATA channel to manipulate
1476  *
1477  *      Part of this is taken from __sata_phy_reset and modified to
1478  *      not sleep since this routine gets called from interrupt level.
1479  *
1480  *      LOCKING:
1481  *      Inherited from caller.  This is coded to safe to call at
1482  *      interrupt level, i.e. it does not sleep.
1483  */
1484 static void mv_phy_reset(struct ata_port *ap)
1485 {
1486         struct mv_port_priv *pp = ap->private_data;
1487         struct mv_host_priv *hpriv = ap->host_set->private_data;
1488         void __iomem *port_mmio = mv_ap_base(ap);
1489         struct ata_taskfile tf;
1490         struct ata_device *dev = &ap->device[0];
1491         unsigned long timeout;
1492
1493         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1494
1495         mv_stop_dma(ap);
1496
1497         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1498
1499         if (IS_60XX(hpriv)) {
1500                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1501                 ifctl |= (1 << 12) | (1 << 7);
1502                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1503         }
1504
1505         udelay(25);             /* allow reset propagation */
1506
1507         /* Spec never mentions clearing the bit.  Marvell's driver does
1508          * clear the bit, however.
1509          */
1510         writelfl(0, port_mmio + EDMA_CMD_OFS);
1511
1512         hpriv->ops->phy_errata(ap);
1513
1514         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1515                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1516                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1517
1518         /* proceed to init communications via the scr_control reg */
1519         scr_write_flush(ap, SCR_CONTROL, 0x301);
1520         mdelay(1);
1521         scr_write_flush(ap, SCR_CONTROL, 0x300);
1522         timeout = jiffies + (HZ * 1);
1523         do {
1524                 mdelay(10);
1525                 if ((scr_read(ap, SCR_STATUS) & 0xf) != 1)
1526                         break;
1527         } while (time_before(jiffies, timeout));
1528
1529         mv_scr_write(ap, SCR_ERROR, mv_scr_read(ap, SCR_ERROR));
1530
1531         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1532                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1533                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1534
1535         if (sata_dev_present(ap)) {
1536                 ata_port_probe(ap);
1537         } else {
1538                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1539                        ap->id, scr_read(ap, SCR_STATUS));
1540                 ata_port_disable(ap);
1541                 return;
1542         }
1543         ap->cbl = ATA_CBL_SATA;
1544
1545         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1546         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1547         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1548         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1549
1550         dev->class = ata_dev_classify(&tf);
1551         if (!ata_dev_present(dev)) {
1552                 VPRINTK("Port disabled post-sig: No device present.\n");
1553                 ata_port_disable(ap);
1554         }
1555
1556         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1557
1558         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1559
1560         VPRINTK("EXIT\n");
1561 }
1562
1563 /**
1564  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
1565  *      @ap: ATA channel to manipulate
1566  *
1567  *      Intent is to clear all pending error conditions, reset the
1568  *      chip/bus, fail the command, and move on.
1569  *
1570  *      LOCKING:
1571  *      This routine holds the host_set lock while failing the command.
1572  */
1573 static void mv_eng_timeout(struct ata_port *ap)
1574 {
1575         struct ata_queued_cmd *qc;
1576         unsigned long flags;
1577
1578         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
1579         DPRINTK("All regs @ start of eng_timeout\n");
1580         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
1581                          to_pci_dev(ap->host_set->dev));
1582
1583         qc = ata_qc_from_tag(ap, ap->active_tag);
1584         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
1585                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
1586                &qc->scsicmd->cmnd);
1587
1588         mv_err_intr(ap);
1589         mv_phy_reset(ap);
1590
1591         if (!qc) {
1592                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
1593                        ap->id);
1594         } else {
1595                 /* hack alert!  We cannot use the supplied completion
1596                  * function from inside the ->eh_strategy_handler() thread.
1597                  * libata is the only user of ->eh_strategy_handler() in
1598                  * any kernel, so the default scsi_done() assumes it is
1599                  * not being called from the SCSI EH.
1600                  */
1601                 spin_lock_irqsave(&ap->host_set->lock, flags);
1602                 qc->scsidone = scsi_finish_command;
1603                 ata_qc_complete(qc, AC_ERR_OTHER);
1604                 spin_unlock_irqrestore(&ap->host_set->lock, flags);
1605         }
1606 }
1607
1608 /**
1609  *      mv_port_init - Perform some early initialization on a single port.
1610  *      @port: libata data structure storing shadow register addresses
1611  *      @port_mmio: base address of the port
1612  *
1613  *      Initialize shadow register mmio addresses, clear outstanding
1614  *      interrupts on the port, and unmask interrupts for the future
1615  *      start of the port.
1616  *
1617  *      LOCKING:
1618  *      Inherited from caller.
1619  */
1620 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
1621 {
1622         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
1623         unsigned serr_ofs;
1624
1625         /* PIO related setup
1626          */
1627         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
1628         port->error_addr =
1629                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
1630         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
1631         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
1632         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
1633         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
1634         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
1635         port->status_addr =
1636                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
1637         /* special case: control/altstatus doesn't have ATA_REG_ address */
1638         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
1639
1640         /* unused: */
1641         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
1642
1643         /* Clear any currently outstanding port interrupt conditions */
1644         serr_ofs = mv_scr_offset(SCR_ERROR);
1645         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
1646         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1647
1648         /* unmask all EDMA error interrupts */
1649         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
1650
1651         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
1652                 readl(port_mmio + EDMA_CFG_OFS),
1653                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
1654                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
1655 }
1656
1657 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
1658                       unsigned int board_idx)
1659 {
1660         u8 rev_id;
1661         u32 hp_flags = hpriv->hp_flags;
1662
1663         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1664
1665         switch(board_idx) {
1666         case chip_5080:
1667                 hpriv->ops = &mv5xxx_ops;
1668                 hp_flags |= MV_HP_50XX;
1669
1670                 switch (rev_id) {
1671                 case 0x1:
1672                         hp_flags |= MV_HP_ERRATA_50XXB0;
1673                         break;
1674                 case 0x3:
1675                         hp_flags |= MV_HP_ERRATA_50XXB2;
1676                         break;
1677                 default:
1678                         dev_printk(KERN_WARNING, &pdev->dev,
1679                            "Applying 50XXB2 workarounds to unknown rev\n");
1680                         hp_flags |= MV_HP_ERRATA_50XXB2;
1681                         break;
1682                 }
1683                 break;
1684
1685         case chip_504x:
1686         case chip_508x:
1687                 hpriv->ops = &mv5xxx_ops;
1688                 hp_flags |= MV_HP_50XX;
1689
1690                 switch (rev_id) {
1691                 case 0x0:
1692                         hp_flags |= MV_HP_ERRATA_50XXB0;
1693                         break;
1694                 case 0x3:
1695                         hp_flags |= MV_HP_ERRATA_50XXB2;
1696                         break;
1697                 default:
1698                         dev_printk(KERN_WARNING, &pdev->dev,
1699                            "Applying B2 workarounds to unknown rev\n");
1700                         hp_flags |= MV_HP_ERRATA_50XXB2;
1701                         break;
1702                 }
1703                 break;
1704
1705         case chip_604x:
1706         case chip_608x:
1707                 hpriv->ops = &mv6xxx_ops;
1708
1709                 switch (rev_id) {
1710                 case 0x7:
1711                         hp_flags |= MV_HP_ERRATA_60X1B2;
1712                         break;
1713                 case 0x9:
1714                         hp_flags |= MV_HP_ERRATA_60X1C0;
1715                         break;
1716                 default:
1717                         dev_printk(KERN_WARNING, &pdev->dev,
1718                                    "Applying B2 workarounds to unknown rev\n");
1719                         hp_flags |= MV_HP_ERRATA_60X1B2;
1720                         break;
1721                 }
1722                 break;
1723
1724         default:
1725                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
1726                 return 1;
1727         }
1728
1729         hpriv->hp_flags = hp_flags;
1730
1731         return 0;
1732 }
1733
1734 /**
1735  *      mv_init_host - Perform some early initialization of the host.
1736  *      @pdev: host PCI device
1737  *      @probe_ent: early data struct representing the host
1738  *
1739  *      If possible, do an early global reset of the host.  Then do
1740  *      our port init and clear/unmask all/relevant host interrupts.
1741  *
1742  *      LOCKING:
1743  *      Inherited from caller.
1744  */
1745 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
1746                         unsigned int board_idx)
1747 {
1748         int rc = 0, n_hc, port, hc;
1749         void __iomem *mmio = probe_ent->mmio_base;
1750         void __iomem *port_mmio;
1751         struct mv_host_priv *hpriv = probe_ent->private_data;
1752
1753         /* global interrupt mask */
1754         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
1755
1756         rc = mv_chip_id(pdev, hpriv, board_idx);
1757         if (rc)
1758                 goto done;
1759
1760         n_hc = mv_get_hc_count(probe_ent->host_flags);
1761         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
1762
1763         for (port = 0; port < probe_ent->n_ports; port++)
1764                 hpriv->ops->read_preamp(hpriv, port, mmio);
1765
1766         rc = hpriv->ops->reset_hc(hpriv, mmio);
1767         if (rc)
1768                 goto done;
1769
1770         hpriv->ops->reset_flash(hpriv, mmio);
1771         hpriv->ops->reset_bus(pdev, mmio);
1772         hpriv->ops->enable_leds(hpriv, mmio);
1773
1774         for (port = 0; port < probe_ent->n_ports; port++) {
1775                 port_mmio = mv_port_base(mmio, port);
1776                 mv_port_init(&probe_ent->port[port], port_mmio);
1777         }
1778
1779         for (hc = 0; hc < n_hc; hc++) {
1780                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1781
1782                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
1783                         "(before clear)=0x%08x\n", hc,
1784                         readl(hc_mmio + HC_CFG_OFS),
1785                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
1786
1787                 /* Clear any currently outstanding hc interrupt conditions */
1788                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
1789         }
1790
1791         /* Clear any currently outstanding host interrupt conditions */
1792         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1793
1794         /* and unmask interrupt generation for host regs */
1795         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
1796         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
1797
1798         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
1799                 "PCI int cause/mask=0x%08x/0x%08x\n",
1800                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
1801                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
1802                 readl(mmio + PCI_IRQ_CAUSE_OFS),
1803                 readl(mmio + PCI_IRQ_MASK_OFS));
1804
1805 done:
1806         return rc;
1807 }
1808
1809 /**
1810  *      mv_print_info - Dump key info to kernel log for perusal.
1811  *      @probe_ent: early data struct representing the host
1812  *
1813  *      FIXME: complete this.
1814  *
1815  *      LOCKING:
1816  *      Inherited from caller.
1817  */
1818 static void mv_print_info(struct ata_probe_ent *probe_ent)
1819 {
1820         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1821         struct mv_host_priv *hpriv = probe_ent->private_data;
1822         u8 rev_id, scc;
1823         const char *scc_s;
1824
1825         /* Use this to determine the HW stepping of the chip so we know
1826          * what errata to workaround
1827          */
1828         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1829
1830         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
1831         if (scc == 0)
1832                 scc_s = "SCSI";
1833         else if (scc == 0x01)
1834                 scc_s = "RAID";
1835         else
1836                 scc_s = "unknown";
1837
1838         dev_printk(KERN_INFO, &pdev->dev,
1839                "%u slots %u ports %s mode IRQ via %s\n",
1840                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
1841                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
1842 }
1843
1844 /**
1845  *      mv_init_one - handle a positive probe of a Marvell host
1846  *      @pdev: PCI device found
1847  *      @ent: PCI device ID entry for the matched host
1848  *
1849  *      LOCKING:
1850  *      Inherited from caller.
1851  */
1852 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1853 {
1854         static int printed_version = 0;
1855         struct ata_probe_ent *probe_ent = NULL;
1856         struct mv_host_priv *hpriv;
1857         unsigned int board_idx = (unsigned int)ent->driver_data;
1858         void __iomem *mmio_base;
1859         int pci_dev_busy = 0, rc;
1860
1861         if (!printed_version++)
1862                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
1863
1864         rc = pci_enable_device(pdev);
1865         if (rc) {
1866                 return rc;
1867         }
1868
1869         rc = pci_request_regions(pdev, DRV_NAME);
1870         if (rc) {
1871                 pci_dev_busy = 1;
1872                 goto err_out;
1873         }
1874
1875         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1876         if (probe_ent == NULL) {
1877                 rc = -ENOMEM;
1878                 goto err_out_regions;
1879         }
1880
1881         memset(probe_ent, 0, sizeof(*probe_ent));
1882         probe_ent->dev = pci_dev_to_dev(pdev);
1883         INIT_LIST_HEAD(&probe_ent->node);
1884
1885         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
1886         if (mmio_base == NULL) {
1887                 rc = -ENOMEM;
1888                 goto err_out_free_ent;
1889         }
1890
1891         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1892         if (!hpriv) {
1893                 rc = -ENOMEM;
1894                 goto err_out_iounmap;
1895         }
1896         memset(hpriv, 0, sizeof(*hpriv));
1897
1898         probe_ent->sht = mv_port_info[board_idx].sht;
1899         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
1900         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
1901         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
1902         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
1903
1904         probe_ent->irq = pdev->irq;
1905         probe_ent->irq_flags = SA_SHIRQ;
1906         probe_ent->mmio_base = mmio_base;
1907         probe_ent->private_data = hpriv;
1908
1909         /* initialize adapter */
1910         rc = mv_init_host(pdev, probe_ent, board_idx);
1911         if (rc) {
1912                 goto err_out_hpriv;
1913         }
1914
1915         /* Enable interrupts */
1916         if (pci_enable_msi(pdev) == 0) {
1917                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
1918         } else {
1919                 pci_intx(pdev, 1);
1920         }
1921
1922         mv_dump_pci_cfg(pdev, 0x68);
1923         mv_print_info(probe_ent);
1924
1925         if (ata_device_add(probe_ent) == 0) {
1926                 rc = -ENODEV;           /* No devices discovered */
1927                 goto err_out_dev_add;
1928         }
1929
1930         kfree(probe_ent);
1931         return 0;
1932
1933 err_out_dev_add:
1934         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
1935                 pci_disable_msi(pdev);
1936         } else {
1937                 pci_intx(pdev, 0);
1938         }
1939 err_out_hpriv:
1940         kfree(hpriv);
1941 err_out_iounmap:
1942         pci_iounmap(pdev, mmio_base);
1943 err_out_free_ent:
1944         kfree(probe_ent);
1945 err_out_regions:
1946         pci_release_regions(pdev);
1947 err_out:
1948         if (!pci_dev_busy) {
1949                 pci_disable_device(pdev);
1950         }
1951
1952         return rc;
1953 }
1954
1955 static int __init mv_init(void)
1956 {
1957         return pci_module_init(&mv_pci_driver);
1958 }
1959
1960 static void __exit mv_exit(void)
1961 {
1962         pci_unregister_driver(&mv_pci_driver);
1963 }
1964
1965 MODULE_AUTHOR("Brett Russ");
1966 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
1967 MODULE_LICENSE("GPL");
1968 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
1969 MODULE_VERSION(DRV_VERSION);
1970
1971 module_init(mv_init);
1972 module_exit(mv_exit);