SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/scsi/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2005: EMC Corporation, all rights reserved.
   5  *
   6  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  20  *
  21  */
  22
  23 #include <linux/kernel.h>
  24 #include <linux/module.h>
  25 #include <linux/pci.h>
  26 #include <linux/init.h>
  27 #include <linux/blkdev.h>
  28 #include <linux/delay.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/sched.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/device.h>
  33 #include <scsi/scsi_host.h>
  34 #include <scsi/scsi_cmnd.h>
  35 #include <linux/libata.h>
  36 #include <asm/io.h>
  37
  38 #define DRV_NAME        "sata_mv"
  39 #define DRV_VERSION     "0.25"
  40
  41 enum {
  42         /* BAR's are enumerated in terms of pci_resource_start() terms */
  43         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  44         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  45         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  46
  47         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  48         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  49
  50         MV_PCI_REG_BASE         = 0,
  51         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  52         MV_SATAHC0_REG_BASE     = 0x20000,
  53
  54         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  55         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  56         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  57         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  58
  59         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
  60
  61         MV_MAX_Q_DEPTH          = 32,
  62         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
  63
  64         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
  65          * CRPB needs alignment on a 256B boundary. Size == 256B
  66          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
  67          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
  68          */
  69         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
  70         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
  71         MV_MAX_SG_CT            = 176,
  72         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
  73         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
  74
  75         MV_PORTS_PER_HC         = 4,
  76         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
  77         MV_PORT_HC_SHIFT        = 2,
  78         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
  79         MV_PORT_MASK            = 3,
  80
  81         /* Host Flags */
  82         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
  83         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
  84         MV_FLAG_GLBL_SFT_RST    = (1 << 28),  /* Global Soft Reset support */
  85         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
  86                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO),
  87         MV_6XXX_FLAGS           = (MV_FLAG_IRQ_COALESCE |
  88                                    MV_FLAG_GLBL_SFT_RST),
  89
  90         chip_504x               = 0,
  91         chip_508x               = 1,
  92         chip_604x               = 2,
  93         chip_608x               = 3,
  94
  95         CRQB_FLAG_READ          = (1 << 0),
  96         CRQB_TAG_SHIFT          = 1,
  97         CRQB_CMD_ADDR_SHIFT     = 8,
  98         CRQB_CMD_CS             = (0x2 << 11),
  99         CRQB_CMD_LAST           = (1 << 15),
 100
 101         CRPB_FLAG_STATUS_SHIFT  = 8,
 102
 103         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 104
 105         /* PCI interface registers */
 106
 107         PCI_COMMAND_OFS         = 0xc00,
 108
 109         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 110         STOP_PCI_MASTER         = (1 << 2),
 111         PCI_MASTER_EMPTY        = (1 << 3),
 112         GLOB_SFT_RST            = (1 << 4),
 113
 114         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 115         PCI_IRQ_MASK_OFS        = 0x1d5c,
 116         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 117
 118         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
 119         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
 120         PORT0_ERR               = (1 << 0),     /* shift by port # */
 121         PORT0_DONE              = (1 << 1),     /* shift by port # */
 122         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 123         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 124         PCI_ERR                 = (1 << 18),
 125         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 126         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 127         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 128         GPIO_INT                = (1 << 22),
 129         SELF_INT                = (1 << 23),
 130         TWSI_INT                = (1 << 24),
 131         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 132         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
 133                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
 134                                    HC_MAIN_RSVD),
 135
 136         /* SATAHC registers */
 137         HC_CFG_OFS              = 0,
 138
 139         HC_IRQ_CAUSE_OFS        = 0x14,
 140         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
 141         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
 142         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 143
 144         /* Shadow block registers */
 145         SHD_BLK_OFS             = 0x100,
 146         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 147
 148         /* SATA registers */
 149         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 150         SATA_ACTIVE_OFS         = 0x350,
 151
 152         /* Port registers */
 153         EDMA_CFG_OFS            = 0,
 154         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
 155         EDMA_CFG_NCQ            = (1 << 5),
 156         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
 157         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
 158         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
 159
 160         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 161         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 162         EDMA_ERR_D_PAR          = (1 << 0),
 163         EDMA_ERR_PRD_PAR        = (1 << 1),
 164         EDMA_ERR_DEV            = (1 << 2),
 165         EDMA_ERR_DEV_DCON       = (1 << 3),
 166         EDMA_ERR_DEV_CON        = (1 << 4),
 167         EDMA_ERR_SERR           = (1 << 5),
 168         EDMA_ERR_SELF_DIS       = (1 << 7),
 169         EDMA_ERR_BIST_ASYNC     = (1 << 8),
 170         EDMA_ERR_CRBQ_PAR       = (1 << 9),
 171         EDMA_ERR_CRPB_PAR       = (1 << 10),
 172         EDMA_ERR_INTRL_PAR      = (1 << 11),
 173         EDMA_ERR_IORDY          = (1 << 12),
 174         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
 175         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
 176         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
 177         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
 178         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
 179         EDMA_ERR_TRANS_PROTO    = (1 << 31),
 180         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
 181                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
 182                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
 183                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
 184                                    EDMA_ERR_LNK_DATA_RX |
 185                                    EDMA_ERR_LNK_DATA_TX |
 186                                    EDMA_ERR_TRANS_PROTO),
 187
 188         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 189         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 190
 191         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 192         EDMA_REQ_Q_PTR_SHIFT    = 5,
 193
 194         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 195         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 196         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 197         EDMA_RSP_Q_PTR_SHIFT    = 3,
 198
 199         EDMA_CMD_OFS            = 0x28,
 200         EDMA_EN                 = (1 << 0),
 201         EDMA_DS                 = (1 << 1),
 202         ATA_RST                 = (1 << 2),
 203
 204         /* Host private flags (hp_flags) */
 205         MV_HP_FLAG_MSI          = (1 << 0),
 206
 207         /* Port private flags (pp_flags) */
 208         MV_PP_FLAG_EDMA_EN      = (1 << 0),
 209         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
 210 };
 211
 212 enum {
 213         /* Our DMA boundary is determined by an ePRD being unable to handle
 214          * anything larger than 64KB
 215          */
 216         MV_DMA_BOUNDARY         = 0xffffU,
 217
 218         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 219
 220         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 221 };
 222
 223 /* Command ReQuest Block: 32B */
 224 struct mv_crqb {
 225         u32                     sg_addr;
 226         u32                     sg_addr_hi;
 227         u16                     ctrl_flags;
 228         u16                     ata_cmd[11];
 229 };
 230
 231 /* Command ResPonse Block: 8B */
 232 struct mv_crpb {
 233         u16                     id;
 234         u16                     flags;
 235         u32                     tmstmp;
 236 };
 237
 238 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 239 struct mv_sg {
 240         u32                     addr;
 241         u32                     flags_size;
 242         u32                     addr_hi;
 243         u32                     reserved;
 244 };
 245
 246 struct mv_port_priv {
 247         struct mv_crqb          *crqb;
 248         dma_addr_t              crqb_dma;
 249         struct mv_crpb          *crpb;
 250         dma_addr_t              crpb_dma;
 251         struct mv_sg            *sg_tbl;
 252         dma_addr_t              sg_tbl_dma;
 253
 254         unsigned                req_producer;           /* cp of req_in_ptr */
 255         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
 256         u32                     pp_flags;
 257 };
 258
 259 struct mv_host_priv {
 260         u32                     hp_flags;
 261 };
 262
 263 static void mv_irq_clear(struct ata_port *ap);
 264 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 265 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 266 static void mv_phy_reset(struct ata_port *ap);
 267 static void mv_host_stop(struct ata_host_set *host_set);
 268 static int mv_port_start(struct ata_port *ap);
 269 static void mv_port_stop(struct ata_port *ap);
 270 static void mv_qc_prep(struct ata_queued_cmd *qc);
 271 static int mv_qc_issue(struct ata_queued_cmd *qc);
 272 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
 273                                 struct pt_regs *regs);
 274 static void mv_eng_timeout(struct ata_port *ap);
 275 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 276
 277 static struct scsi_host_template mv_sht = {
 278         .module                 = THIS_MODULE,
 279         .name                   = DRV_NAME,
 280         .ioctl                  = ata_scsi_ioctl,
 281         .queuecommand           = ata_scsi_queuecmd,
 282         .eh_strategy_handler    = ata_scsi_error,
 283         .can_queue              = MV_USE_Q_DEPTH,
 284         .this_id                = ATA_SHT_THIS_ID,
 285         .sg_tablesize           = MV_MAX_SG_CT,
 286         .max_sectors            = ATA_MAX_SECTORS,
 287         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 288         .emulated               = ATA_SHT_EMULATED,
 289         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 290         .proc_name              = DRV_NAME,
 291         .dma_boundary           = MV_DMA_BOUNDARY,
 292         .slave_configure        = ata_scsi_slave_config,
 293         .bios_param             = ata_std_bios_param,
 294         .ordered_flush          = 1,
 295 };
 296
 297 static const struct ata_port_operations mv_ops = {
 298         .port_disable           = ata_port_disable,
 299
 300         .tf_load                = ata_tf_load,
 301         .tf_read                = ata_tf_read,
 302         .check_status           = ata_check_status,
 303         .exec_command           = ata_exec_command,
 304         .dev_select             = ata_std_dev_select,
 305
 306         .phy_reset              = mv_phy_reset,
 307
 308         .qc_prep                = mv_qc_prep,
 309         .qc_issue               = mv_qc_issue,
 310
 311         .eng_timeout            = mv_eng_timeout,
 312
 313         .irq_handler            = mv_interrupt,
 314         .irq_clear              = mv_irq_clear,
 315
 316         .scr_read               = mv_scr_read,
 317         .scr_write              = mv_scr_write,
 318
 319         .port_start             = mv_port_start,
 320         .port_stop              = mv_port_stop,
 321         .host_stop              = mv_host_stop,
 322 };
 323
 324 static struct ata_port_info mv_port_info[] = {
 325         {  /* chip_504x */
 326                 .sht            = &mv_sht,
 327                 .host_flags     = MV_COMMON_FLAGS,
 328                 .pio_mask       = 0x1f, /* pio0-4 */
 329                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 330                 .port_ops       = &mv_ops,
 331         },
 332         {  /* chip_508x */
 333                 .sht            = &mv_sht,
 334                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 335                 .pio_mask       = 0x1f, /* pio0-4 */
 336                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 337                 .port_ops       = &mv_ops,
 338         },
 339         {  /* chip_604x */
 340                 .sht            = &mv_sht,
 341                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
 342                 .pio_mask       = 0x1f, /* pio0-4 */
 343                 .udma_mask      = 0x7f, /* udma0-6 */
 344                 .port_ops       = &mv_ops,
 345         },
 346         {  /* chip_608x */
 347                 .sht            = &mv_sht,
 348                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 349                                    MV_FLAG_DUAL_HC),
 350                 .pio_mask       = 0x1f, /* pio0-4 */
 351                 .udma_mask      = 0x7f, /* udma0-6 */
 352                 .port_ops       = &mv_ops,
 353         },
 354 };
 355
 356 static const struct pci_device_id mv_pci_tbl[] = {
 357         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
 358         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
 359         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_508x},
 360         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
 361
 362         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
 363         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
 364         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
 365         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
 366
 367         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
 368         {}                      /* terminate list */
 369 };
 370
 371 static struct pci_driver mv_pci_driver = {
 372         .name                   = DRV_NAME,
 373         .id_table               = mv_pci_tbl,
 374         .probe                  = mv_init_one,
 375         .remove                 = ata_pci_remove_one,
 376 };
 377
 378 /*
 379  * Functions
 380  */
 381
 382 static inline void writelfl(unsigned long data, void __iomem *addr)
 383 {
 384         writel(data, addr);
 385         (void) readl(addr);     /* flush to avoid PCI posted write */
 386 }
 387
 388 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 389 {
 390         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 391 }
 392
 393 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 394 {
 395         return (mv_hc_base(base, port >> MV_PORT_HC_SHIFT) +
 396                 MV_SATAHC_ARBTR_REG_SZ +
 397                 ((port & MV_PORT_MASK) * MV_PORT_REG_SZ));
 398 }
 399
 400 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 401 {
 402         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
 403 }
 404
 405 static inline int mv_get_hc_count(unsigned long hp_flags)
 406 {
 407         return ((hp_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 408 }
 409
 410 static void mv_irq_clear(struct ata_port *ap)
 411 {
 412 }
 413
 414 /**
 415  *      mv_start_dma - Enable eDMA engine
 416  *      @base: port base address
 417  *      @pp: port private data
 418  *
 419  *      Verify the local cache of the eDMA state is accurate with an
 420  *      assert.
 421  *
 422  *      LOCKING:
 423  *      Inherited from caller.
 424  */
 425 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
 426 {
 427         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
 428                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
 429                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 430         }
 431         assert(EDMA_EN & readl(base + EDMA_CMD_OFS));
 432 }
 433
 434 /**
 435  *      mv_stop_dma - Disable eDMA engine
 436  *      @ap: ATA channel to manipulate
 437  *
 438  *      Verify the local cache of the eDMA state is accurate with an
 439  *      assert.
 440  *
 441  *      LOCKING:
 442  *      Inherited from caller.
 443  */
 444 static void mv_stop_dma(struct ata_port *ap)
 445 {
 446         void __iomem *port_mmio = mv_ap_base(ap);
 447         struct mv_port_priv *pp = ap->private_data;
 448         u32 reg;
 449         int i;
 450
 451         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
 452                 /* Disable EDMA if active.   The disable bit auto clears.
 453                  */
 454                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 455                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 456         } else {
 457                 assert(!(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS)));
 458         }
 459
 460         /* now properly wait for the eDMA to stop */
 461         for (i = 1000; i > 0; i--) {
 462                 reg = readl(port_mmio + EDMA_CMD_OFS);
 463                 if (!(EDMA_EN & reg)) {
 464                         break;
 465                 }
 466                 udelay(100);
 467         }
 468
 469         if (EDMA_EN & reg) {
 470                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
 471                 /* FIXME: Consider doing a reset here to recover */
 472         }
 473 }
 474
 475 #ifdef ATA_DEBUG
 476 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 477 {
 478         int b, w;
 479         for (b = 0; b < bytes; ) {
 480                 DPRINTK("%p: ", start + b);
 481                 for (w = 0; b < bytes && w < 4; w++) {
 482                         printk("%08x ",readl(start + b));
 483                         b += sizeof(u32);
 484                 }
 485                 printk("\n");
 486         }
 487 }
 488 #endif
 489
 490 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 491 {
 492 #ifdef ATA_DEBUG
 493         int b, w;
 494         u32 dw;
 495         for (b = 0; b < bytes; ) {
 496                 DPRINTK("%02x: ", b);
 497                 for (w = 0; b < bytes && w < 4; w++) {
 498                         (void) pci_read_config_dword(pdev,b,&dw);
 499                         printk("%08x ",dw);
 500                         b += sizeof(u32);
 501                 }
 502                 printk("\n");
 503         }
 504 #endif
 505 }
 506 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
 507                              struct pci_dev *pdev)
 508 {
 509 #ifdef ATA_DEBUG
 510         void __iomem *hc_base = mv_hc_base(mmio_base,
 511                                            port >> MV_PORT_HC_SHIFT);
 512         void __iomem *port_base;
 513         int start_port, num_ports, p, start_hc, num_hcs, hc;
 514
 515         if (0 > port) {
 516                 start_hc = start_port = 0;
 517                 num_ports = 8;          /* shld be benign for 4 port devs */
 518                 num_hcs = 2;
 519         } else {
 520                 start_hc = port >> MV_PORT_HC_SHIFT;
 521                 start_port = port;
 522                 num_ports = num_hcs = 1;
 523         }
 524         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
 525                 num_ports > 1 ? num_ports - 1 : start_port);
 526
 527         if (NULL != pdev) {
 528                 DPRINTK("PCI config space regs:\n");
 529                 mv_dump_pci_cfg(pdev, 0x68);
 530         }
 531         DPRINTK("PCI regs:\n");
 532         mv_dump_mem(mmio_base+0xc00, 0x3c);
 533         mv_dump_mem(mmio_base+0xd00, 0x34);
 534         mv_dump_mem(mmio_base+0xf00, 0x4);
 535         mv_dump_mem(mmio_base+0x1d00, 0x6c);
 536         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
 537                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
 538                 DPRINTK("HC regs (HC %i):\n", hc);
 539                 mv_dump_mem(hc_base, 0x1c);
 540         }
 541         for (p = start_port; p < start_port + num_ports; p++) {
 542                 port_base = mv_port_base(mmio_base, p);
 543                 DPRINTK("EDMA regs (port %i):\n",p);
 544                 mv_dump_mem(port_base, 0x54);
 545                 DPRINTK("SATA regs (port %i):\n",p);
 546                 mv_dump_mem(port_base+0x300, 0x60);
 547         }
 548 #endif
 549 }
 550
 551 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
 552 {
 553         unsigned int ofs;
 554
 555         switch (sc_reg_in) {
 556         case SCR_STATUS:
 557         case SCR_CONTROL:
 558         case SCR_ERROR:
 559                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
 560                 break;
 561         case SCR_ACTIVE:
 562                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
 563                 break;
 564         default:
 565                 ofs = 0xffffffffU;
 566                 break;
 567         }
 568         return ofs;
 569 }
 570
 571 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
 572 {
 573         unsigned int ofs = mv_scr_offset(sc_reg_in);
 574
 575         if (0xffffffffU != ofs) {
 576                 return readl(mv_ap_base(ap) + ofs);
 577         } else {
 578                 return (u32) ofs;
 579         }
 580 }
 581
 582 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
 583 {
 584         unsigned int ofs = mv_scr_offset(sc_reg_in);
 585
 586         if (0xffffffffU != ofs) {
 587                 writelfl(val, mv_ap_base(ap) + ofs);
 588         }
 589 }
 590
 591 /**
 592  *      mv_global_soft_reset - Perform the 6xxx global soft reset
 593  *      @mmio_base: base address of the HBA
 594  *
 595  *      This routine only applies to 6xxx parts.
 596  *
 597  *      LOCKING:
 598  *      Inherited from caller.
 599  */
 600 static int mv_global_soft_reset(void __iomem *mmio_base)
 601 {
 602         void __iomem *reg = mmio_base + PCI_MAIN_CMD_STS_OFS;
 603         int i, rc = 0;
 604         u32 t;
 605
 606         /* Following procedure defined in PCI "main command and status
 607          * register" table.
 608          */
 609         t = readl(reg);
 610         writel(t | STOP_PCI_MASTER, reg);
 611
 612         for (i = 0; i < 1000; i++) {
 613                 udelay(1);
 614                 t = readl(reg);
 615                 if (PCI_MASTER_EMPTY & t) {
 616                         break;
 617                 }
 618         }
 619         if (!(PCI_MASTER_EMPTY & t)) {
 620                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
 621                 rc = 1;
 622                 goto done;
 623         }
 624
 625         /* set reset */
 626         i = 5;
 627         do {
 628                 writel(t | GLOB_SFT_RST, reg);
 629                 t = readl(reg);
 630                 udelay(1);
 631         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
 632
 633         if (!(GLOB_SFT_RST & t)) {
 634                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
 635                 rc = 1;
 636                 goto done;
 637         }
 638
 639         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
 640         i = 5;
 641         do {
 642                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
 643                 t = readl(reg);
 644                 udelay(1);
 645         } while ((GLOB_SFT_RST & t) && (i-- > 0));
 646
 647         if (GLOB_SFT_RST & t) {
 648                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
 649                 rc = 1;
 650         }
 651 done:
 652         return rc;
 653 }
 654
 655 /**
 656  *      mv_host_stop - Host specific cleanup/stop routine.
 657  *      @host_set: host data structure
 658  *
 659  *      Disable ints, cleanup host memory, call general purpose
 660  *      host_stop.
 661  *
 662  *      LOCKING:
 663  *      Inherited from caller.
 664  */
 665 static void mv_host_stop(struct ata_host_set *host_set)
 666 {
 667         struct mv_host_priv *hpriv = host_set->private_data;
 668         struct pci_dev *pdev = to_pci_dev(host_set->dev);
 669
 670         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
 671                 pci_disable_msi(pdev);
 672         } else {
 673                 pci_intx(pdev, 0);
 674         }
 675         kfree(hpriv);
 676         ata_host_stop(host_set);
 677 }
 678
 679 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
 680 {
 681         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
 682 }
 683
 684 /**
 685  *      mv_port_start - Port specific init/start routine.
 686  *      @ap: ATA channel to manipulate
 687  *
 688  *      Allocate and point to DMA memory, init port private memory,
 689  *      zero indices.
 690  *
 691  *      LOCKING:
 692  *      Inherited from caller.
 693  */
 694 static int mv_port_start(struct ata_port *ap)
 695 {
 696         struct device *dev = ap->host_set->dev;
 697         struct mv_port_priv *pp;
 698         void __iomem *port_mmio = mv_ap_base(ap);
 699         void *mem;
 700         dma_addr_t mem_dma;
 701         int rc = -ENOMEM;
 702
 703         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 704         if (!pp)
 705                 goto err_out;
 706         memset(pp, 0, sizeof(*pp));
 707
 708         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
 709                                  GFP_KERNEL);
 710         if (!mem)
 711                 goto err_out_pp;
 712         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
 713
 714         rc = ata_pad_alloc(ap, dev);
 715         if (rc)
 716                 goto err_out_priv;
 717
 718         /* First item in chunk of DMA memory:
 719          * 32-slot command request table (CRQB), 32 bytes each in size
 720          */
 721         pp->crqb = mem;
 722         pp->crqb_dma = mem_dma;
 723         mem += MV_CRQB_Q_SZ;
 724         mem_dma += MV_CRQB_Q_SZ;
 725
 726         /* Second item:
 727          * 32-slot command response table (CRPB), 8 bytes each in size
 728          */
 729         pp->crpb = mem;
 730         pp->crpb_dma = mem_dma;
 731         mem += MV_CRPB_Q_SZ;
 732         mem_dma += MV_CRPB_Q_SZ;
 733
 734         /* Third item:
 735          * Table of scatter-gather descriptors (ePRD), 16 bytes each
 736          */
 737         pp->sg_tbl = mem;
 738         pp->sg_tbl_dma = mem_dma;
 739
 740         writelfl(EDMA_CFG_Q_DEPTH | EDMA_CFG_RD_BRST_EXT |
 741                  EDMA_CFG_WR_BUFF_LEN, port_mmio + EDMA_CFG_OFS);
 742
 743         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 744         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
 745                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 746
 747         writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 748         writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 749
 750         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 751         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
 752                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 753
 754         pp->req_producer = pp->rsp_consumer = 0;
 755
 756         /* Don't turn on EDMA here...do it before DMA commands only.  Else
 757          * we'll be unable to send non-data, PIO, etc due to restricted access
 758          * to shadow regs.
 759          */
 760         ap->private_data = pp;
 761         return 0;
 762
 763 err_out_priv:
 764         mv_priv_free(pp, dev);
 765 err_out_pp:
 766         kfree(pp);
 767 err_out:
 768         return rc;
 769 }
 770
 771 /**
 772  *      mv_port_stop - Port specific cleanup/stop routine.
 773  *      @ap: ATA channel to manipulate
 774  *
 775  *      Stop DMA, cleanup port memory.
 776  *
 777  *      LOCKING:
 778  *      This routine uses the host_set lock to protect the DMA stop.
 779  */
 780 static void mv_port_stop(struct ata_port *ap)
 781 {
 782         struct device *dev = ap->host_set->dev;
 783         struct mv_port_priv *pp = ap->private_data;
 784         unsigned long flags;
 785
 786         spin_lock_irqsave(&ap->host_set->lock, flags);
 787         mv_stop_dma(ap);
 788         spin_unlock_irqrestore(&ap->host_set->lock, flags);
 789
 790         ap->private_data = NULL;
 791         ata_pad_free(ap, dev);
 792         mv_priv_free(pp, dev);
 793         kfree(pp);
 794 }
 795
 796 /**
 797  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
 798  *      @qc: queued command whose SG list to source from
 799  *
 800  *      Populate the SG list and mark the last entry.
 801  *
 802  *      LOCKING:
 803  *      Inherited from caller.
 804  */
 805 static void mv_fill_sg(struct ata_queued_cmd *qc)
 806 {
 807         struct mv_port_priv *pp = qc->ap->private_data;
 808         unsigned int i = 0;
 809         struct scatterlist *sg;
 810
 811         ata_for_each_sg(sg, qc) {
 812                 u32 sg_len;
 813                 dma_addr_t addr;
 814
 815                 addr = sg_dma_address(sg);
 816                 sg_len = sg_dma_len(sg);
 817
 818                 pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
 819                 pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 820                 assert(0 == (sg_len & ~MV_DMA_BOUNDARY));
 821                 pp->sg_tbl[i].flags_size = cpu_to_le32(sg_len);
 822                 if (ata_sg_is_last(sg, qc))
 823                         pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
 824
 825                 i++;
 826         }
 827 }
 828
 829 static inline unsigned mv_inc_q_index(unsigned *index)
 830 {
 831         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
 832         return *index;
 833 }
 834
 835 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
 836 {
 837         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
 838                 (last ? CRQB_CMD_LAST : 0);
 839 }
 840
 841 /**
 842  *      mv_qc_prep - Host specific command preparation.
 843  *      @qc: queued command to prepare
 844  *
 845  *      This routine simply redirects to the general purpose routine
 846  *      if command is not DMA.  Else, it handles prep of the CRQB
 847  *      (command request block), does some sanity checking, and calls
 848  *      the SG load routine.
 849  *
 850  *      LOCKING:
 851  *      Inherited from caller.
 852  */
 853 static void mv_qc_prep(struct ata_queued_cmd *qc)
 854 {
 855         struct ata_port *ap = qc->ap;
 856         struct mv_port_priv *pp = ap->private_data;
 857         u16 *cw;
 858         struct ata_taskfile *tf;
 859         u16 flags = 0;
 860
 861         if (ATA_PROT_DMA != qc->tf.protocol) {
 862                 return;
 863         }
 864
 865         /* the req producer index should be the same as we remember it */
 866         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
 867                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 868                pp->req_producer);
 869
 870         /* Fill in command request block
 871          */
 872         if (!(qc->tf.flags & ATA_TFLAG_WRITE)) {
 873                 flags |= CRQB_FLAG_READ;
 874         }
 875         assert(MV_MAX_Q_DEPTH > qc->tag);
 876         flags |= qc->tag << CRQB_TAG_SHIFT;
 877
 878         pp->crqb[pp->req_producer].sg_addr =
 879                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
 880         pp->crqb[pp->req_producer].sg_addr_hi =
 881                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
 882         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
 883
 884         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
 885         tf = &qc->tf;
 886
 887         /* Sadly, the CRQB cannot accomodate all registers--there are
 888          * only 11 bytes...so we must pick and choose required
 889          * registers based on the command.  So, we drop feature and
 890          * hob_feature for [RW] DMA commands, but they are needed for
 891          * NCQ.  NCQ will drop hob_nsect.
 892          */
 893         switch (tf->command) {
 894         case ATA_CMD_READ:
 895         case ATA_CMD_READ_EXT:
 896         case ATA_CMD_WRITE:
 897         case ATA_CMD_WRITE_EXT:
 898                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
 899                 break;
 900 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
 901         case ATA_CMD_FPDMA_READ:
 902         case ATA_CMD_FPDMA_WRITE:
 903                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
 904                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
 905                 break;
 906 #endif                          /* FIXME: remove this line when NCQ added */
 907         default:
 908                 /* The only other commands EDMA supports in non-queued and
 909                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
 910                  * of which are defined/used by Linux.  If we get here, this
 911                  * driver needs work.
 912                  *
 913                  * FIXME: modify libata to give qc_prep a return value and
 914                  * return error here.
 915                  */
 916                 BUG_ON(tf->command);
 917                 break;
 918         }
 919         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
 920         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
 921         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
 922         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
 923         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
 924         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
 925         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
 926         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
 927         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
 928
 929         if (!(qc->flags & ATA_QCFLAG_DMAMAP)) {
 930                 return;
 931         }
 932         mv_fill_sg(qc);
 933 }
 934
 935 /**
 936  *      mv_qc_issue - Initiate a command to the host
 937  *      @qc: queued command to start
 938  *
 939  *      This routine simply redirects to the general purpose routine
 940  *      if command is not DMA.  Else, it sanity checks our local
 941  *      caches of the request producer/consumer indices then enables
 942  *      DMA and bumps the request producer index.
 943  *
 944  *      LOCKING:
 945  *      Inherited from caller.
 946  */
 947 static int mv_qc_issue(struct ata_queued_cmd *qc)
 948 {
 949         void __iomem *port_mmio = mv_ap_base(qc->ap);
 950         struct mv_port_priv *pp = qc->ap->private_data;
 951         u32 in_ptr;
 952
 953         if (ATA_PROT_DMA != qc->tf.protocol) {
 954                 /* We're about to send a non-EDMA capable command to the
 955                  * port.  Turn off EDMA so there won't be problems accessing
 956                  * shadow block, etc registers.
 957                  */
 958                 mv_stop_dma(qc->ap);
 959                 return ata_qc_issue_prot(qc);
 960         }
 961
 962         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 963
 964         /* the req producer index should be the same as we remember it */
 965         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 966                pp->req_producer);
 967         /* until we do queuing, the queue should be empty at this point */
 968         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 969                ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
 970                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
 971
 972         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
 973
 974         mv_start_dma(port_mmio, pp);
 975
 976         /* and write the request in pointer to kick the EDMA to life */
 977         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
 978         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
 979         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 980
 981         return 0;
 982 }
 983
 984 /**
 985  *      mv_get_crpb_status - get status from most recently completed cmd
 986  *      @ap: ATA channel to manipulate
 987  *
 988  *      This routine is for use when the port is in DMA mode, when it
 989  *      will be using the CRPB (command response block) method of
 990  *      returning command completion information.  We assert indices
 991  *      are good, grab status, and bump the response consumer index to
 992  *      prove that we're up to date.
 993  *
 994  *      LOCKING:
 995  *      Inherited from caller.
 996  */
 997 static u8 mv_get_crpb_status(struct ata_port *ap)
 998 {
 999         void __iomem *port_mmio = mv_ap_base(ap);
1000         struct mv_port_priv *pp = ap->private_data;
1001         u32 out_ptr;
1002
1003         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1004
1005         /* the response consumer index should be the same as we remember it */
1006         assert(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1007                pp->rsp_consumer);
1008
1009         /* increment our consumer index... */
1010         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1011
1012         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1013         assert(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1014                  EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1015                pp->rsp_consumer);
1016
1017         /* write out our inc'd consumer index so EDMA knows we're caught up */
1018         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1019         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1020         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1021
1022         /* Return ATA status register for completed CRPB */
1023         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1024 }
1025
1026 /**
1027  *      mv_err_intr - Handle error interrupts on the port
1028  *      @ap: ATA channel to manipulate
1029  *
1030  *      In most cases, just clear the interrupt and move on.  However,
1031  *      some cases require an eDMA reset, which is done right before
1032  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1033  *      clear of pending errors in the SATA SERROR register.  Finally,
1034  *      if the port disabled DMA, update our cached copy to match.
1035  *
1036  *      LOCKING:
1037  *      Inherited from caller.
1038  */
1039 static void mv_err_intr(struct ata_port *ap)
1040 {
1041         void __iomem *port_mmio = mv_ap_base(ap);
1042         u32 edma_err_cause, serr = 0;
1043
1044         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1045
1046         if (EDMA_ERR_SERR & edma_err_cause) {
1047                 serr = scr_read(ap, SCR_ERROR);
1048                 scr_write_flush(ap, SCR_ERROR, serr);
1049         }
1050         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1051                 struct mv_port_priv *pp = ap->private_data;
1052                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1053         }
1054         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1055                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1056
1057         /* Clear EDMA now that SERR cleanup done */
1058         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1059
1060         /* check for fatal here and recover if needed */
1061         if (EDMA_ERR_FATAL & edma_err_cause) {
1062                 mv_phy_reset(ap);
1063         }
1064 }
1065
1066 /**
1067  *      mv_host_intr - Handle all interrupts on the given host controller
1068  *      @host_set: host specific structure
1069  *      @relevant: port error bits relevant to this host controller
1070  *      @hc: which host controller we're to look at
1071  *
1072  *      Read then write clear the HC interrupt status then walk each
1073  *      port connected to the HC and see if it needs servicing.  Port
1074  *      success ints are reported in the HC interrupt status reg, the
1075  *      port error ints are reported in the higher level main
1076  *      interrupt status register and thus are passed in via the
1077  *      'relevant' argument.
1078  *
1079  *      LOCKING:
1080  *      Inherited from caller.
1081  */
1082 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1083                          unsigned int hc)
1084 {
1085         void __iomem *mmio = host_set->mmio_base;
1086         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1087         struct ata_port *ap;
1088         struct ata_queued_cmd *qc;
1089         u32 hc_irq_cause;
1090         int shift, port, port0, hard_port, handled;
1091         unsigned int err_mask;
1092         u8 ata_status = 0;
1093
1094         if (hc == 0) {
1095                 port0 = 0;
1096         } else {
1097                 port0 = MV_PORTS_PER_HC;
1098         }
1099
1100         /* we'll need the HC success int register in most cases */
1101         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1102         if (hc_irq_cause) {
1103                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1104         }
1105
1106         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1107                 hc,relevant,hc_irq_cause);
1108
1109         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1110                 ap = host_set->ports[port];
1111                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1112                 handled = 0;    /* ensure ata_status is set if handled++ */
1113
1114                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1115                         /* new CRPB on the queue; just one at a time until NCQ
1116                          */
1117                         ata_status = mv_get_crpb_status(ap);
1118                         handled++;
1119                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1120                         /* received ATA IRQ; read the status reg to clear INTRQ
1121                          */
1122                         ata_status = readb((void __iomem *)
1123                                            ap->ioaddr.status_addr);
1124                         handled++;
1125                 }
1126
1127                 err_mask = ac_err_mask(ata_status);
1128
1129                 shift = port << 1;              /* (port * 2) */
1130                 if (port >= MV_PORTS_PER_HC) {
1131                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1132                 }
1133                 if ((PORT0_ERR << shift) & relevant) {
1134                         mv_err_intr(ap);
1135                         err_mask |= AC_ERR_OTHER;
1136                         handled++;
1137                 }
1138
1139                 if (handled && ap) {
1140                         qc = ata_qc_from_tag(ap, ap->active_tag);
1141                         if (NULL != qc) {
1142                                 VPRINTK("port %u IRQ found for qc, "
1143                                         "ata_status 0x%x\n", port,ata_status);
1144                                 /* mark qc status appropriately */
1145                                 ata_qc_complete(qc, err_mask);
1146                         }
1147                 }
1148         }
1149         VPRINTK("EXIT\n");
1150 }
1151
1152 /**
1153  *      mv_interrupt -
1154  *      @irq: unused
1155  *      @dev_instance: private data; in this case the host structure
1156  *      @regs: unused
1157  *
1158  *      Read the read only register to determine if any host
1159  *      controllers have pending interrupts.  If so, call lower level
1160  *      routine to handle.  Also check for PCI errors which are only
1161  *      reported here.
1162  *
1163  *      LOCKING:
1164  *      This routine holds the host_set lock while processing pending
1165  *      interrupts.
1166  */
1167 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1168                                 struct pt_regs *regs)
1169 {
1170         struct ata_host_set *host_set = dev_instance;
1171         unsigned int hc, handled = 0, n_hcs;
1172         void __iomem *mmio = host_set->mmio_base;
1173         u32 irq_stat;
1174
1175         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1176
1177         /* check the cases where we either have nothing pending or have read
1178          * a bogus register value which can indicate HW removal or PCI fault
1179          */
1180         if (!irq_stat || (0xffffffffU == irq_stat)) {
1181                 return IRQ_NONE;
1182         }
1183
1184         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1185         spin_lock(&host_set->lock);
1186
1187         for (hc = 0; hc < n_hcs; hc++) {
1188                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1189                 if (relevant) {
1190                         mv_host_intr(host_set, relevant, hc);
1191                         handled++;
1192                 }
1193         }
1194         if (PCI_ERR & irq_stat) {
1195                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1196                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1197
1198                 DPRINTK("All regs @ PCI error\n");
1199                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1200
1201                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1202                 handled++;
1203         }
1204         spin_unlock(&host_set->lock);
1205
1206         return IRQ_RETVAL(handled);
1207 }
1208
1209 /**
1210  *      mv_phy_reset - Perform eDMA reset followed by COMRESET
1211  *      @ap: ATA channel to manipulate
1212  *
1213  *      Part of this is taken from __sata_phy_reset and modified to
1214  *      not sleep since this routine gets called from interrupt level.
1215  *
1216  *      LOCKING:
1217  *      Inherited from caller.  This is coded to safe to call at
1218  *      interrupt level, i.e. it does not sleep.
1219  */
1220 static void mv_phy_reset(struct ata_port *ap)
1221 {
1222         struct mv_port_priv *pp = ap->private_data;
1223         void __iomem *port_mmio = mv_ap_base(ap);
1224         struct ata_taskfile tf;
1225         struct ata_device *dev = &ap->device[0];
1226         unsigned long timeout;
1227
1228         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1229
1230         mv_stop_dma(ap);
1231
1232         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1233         udelay(25);             /* allow reset propagation */
1234
1235         /* Spec never mentions clearing the bit.  Marvell's driver does
1236          * clear the bit, however.
1237          */
1238         writelfl(0, port_mmio + EDMA_CMD_OFS);
1239
1240         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1241                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1242                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1243
1244         /* proceed to init communications via the scr_control reg */
1245         scr_write_flush(ap, SCR_CONTROL, 0x301);
1246         mdelay(1);
1247         scr_write_flush(ap, SCR_CONTROL, 0x300);
1248         timeout = jiffies + (HZ * 1);
1249         do {
1250                 mdelay(10);
1251                 if ((scr_read(ap, SCR_STATUS) & 0xf) != 1)
1252                         break;
1253         } while (time_before(jiffies, timeout));
1254
1255         mv_scr_write(ap, SCR_ERROR, mv_scr_read(ap, SCR_ERROR));
1256
1257         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1258                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1259                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1260
1261         if (sata_dev_present(ap)) {
1262                 ata_port_probe(ap);
1263         } else {
1264                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1265                        ap->id, scr_read(ap, SCR_STATUS));
1266                 ata_port_disable(ap);
1267                 return;
1268         }
1269         ap->cbl = ATA_CBL_SATA;
1270
1271         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1272         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1273         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1274         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1275
1276         dev->class = ata_dev_classify(&tf);
1277         if (!ata_dev_present(dev)) {
1278                 VPRINTK("Port disabled post-sig: No device present.\n");
1279                 ata_port_disable(ap);
1280         }
1281
1282         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1283
1284         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1285
1286         printk("EXIT\n");
1287 }
1288
1289 /**
1290  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
1291  *      @ap: ATA channel to manipulate
1292  *
1293  *      Intent is to clear all pending error conditions, reset the
1294  *      chip/bus, fail the command, and move on.
1295  *
1296  *      LOCKING:
1297  *      This routine holds the host_set lock while failing the command.
1298  */
1299 static void mv_eng_timeout(struct ata_port *ap)
1300 {
1301         struct ata_queued_cmd *qc;
1302         unsigned long flags;
1303
1304         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
1305         DPRINTK("All regs @ start of eng_timeout\n");
1306         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
1307                          to_pci_dev(ap->host_set->dev));
1308
1309         qc = ata_qc_from_tag(ap, ap->active_tag);
1310         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
1311                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
1312                &qc->scsicmd->cmnd);
1313
1314         mv_err_intr(ap);
1315         mv_phy_reset(ap);
1316
1317         if (!qc) {
1318                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
1319                        ap->id);
1320         } else {
1321                 /* hack alert!  We cannot use the supplied completion
1322                  * function from inside the ->eh_strategy_handler() thread.
1323                  * libata is the only user of ->eh_strategy_handler() in
1324                  * any kernel, so the default scsi_done() assumes it is
1325                  * not being called from the SCSI EH.
1326                  */
1327                 spin_lock_irqsave(&ap->host_set->lock, flags);
1328                 qc->scsidone = scsi_finish_command;
1329                 ata_qc_complete(qc, AC_ERR_OTHER);
1330                 spin_unlock_irqrestore(&ap->host_set->lock, flags);
1331         }
1332 }
1333
1334 /**
1335  *      mv_port_init - Perform some early initialization on a single port.
1336  *      @port: libata data structure storing shadow register addresses
1337  *      @port_mmio: base address of the port
1338  *
1339  *      Initialize shadow register mmio addresses, clear outstanding
1340  *      interrupts on the port, and unmask interrupts for the future
1341  *      start of the port.
1342  *
1343  *      LOCKING:
1344  *      Inherited from caller.
1345  */
1346 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
1347 {
1348         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
1349         unsigned serr_ofs;
1350
1351         /* PIO related setup
1352          */
1353         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
1354         port->error_addr =
1355                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
1356         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
1357         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
1358         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
1359         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
1360         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
1361         port->status_addr =
1362                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
1363         /* special case: control/altstatus doesn't have ATA_REG_ address */
1364         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
1365
1366         /* unused: */
1367         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
1368
1369         /* Clear any currently outstanding port interrupt conditions */
1370         serr_ofs = mv_scr_offset(SCR_ERROR);
1371         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
1372         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1373
1374         /* unmask all EDMA error interrupts */
1375         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
1376
1377         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
1378                 readl(port_mmio + EDMA_CFG_OFS),
1379                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
1380                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
1381 }
1382
1383 /**
1384  *      mv_host_init - Perform some early initialization of the host.
1385  *      @probe_ent: early data struct representing the host
1386  *
1387  *      If possible, do an early global reset of the host.  Then do
1388  *      our port init and clear/unmask all/relevant host interrupts.
1389  *
1390  *      LOCKING:
1391  *      Inherited from caller.
1392  */
1393 static int mv_host_init(struct ata_probe_ent *probe_ent)
1394 {
1395         int rc = 0, n_hc, port, hc;
1396         void __iomem *mmio = probe_ent->mmio_base;
1397         void __iomem *port_mmio;
1398
1399         if ((MV_FLAG_GLBL_SFT_RST & probe_ent->host_flags) &&
1400             mv_global_soft_reset(probe_ent->mmio_base)) {
1401                 rc = 1;
1402                 goto done;
1403         }
1404
1405         n_hc = mv_get_hc_count(probe_ent->host_flags);
1406         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
1407
1408         for (port = 0; port < probe_ent->n_ports; port++) {
1409                 port_mmio = mv_port_base(mmio, port);
1410                 mv_port_init(&probe_ent->port[port], port_mmio);
1411         }
1412
1413         for (hc = 0; hc < n_hc; hc++) {
1414                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1415
1416                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
1417                         "(before clear)=0x%08x\n", hc,
1418                         readl(hc_mmio + HC_CFG_OFS),
1419                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
1420
1421                 /* Clear any currently outstanding hc interrupt conditions */
1422                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
1423         }
1424
1425         /* Clear any currently outstanding host interrupt conditions */
1426         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1427
1428         /* and unmask interrupt generation for host regs */
1429         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
1430         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
1431
1432         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
1433                 "PCI int cause/mask=0x%08x/0x%08x\n",
1434                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
1435                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
1436                 readl(mmio + PCI_IRQ_CAUSE_OFS),
1437                 readl(mmio + PCI_IRQ_MASK_OFS));
1438 done:
1439         return rc;
1440 }
1441
1442 /**
1443  *      mv_print_info - Dump key info to kernel log for perusal.
1444  *      @probe_ent: early data struct representing the host
1445  *
1446  *      FIXME: complete this.
1447  *
1448  *      LOCKING:
1449  *      Inherited from caller.
1450  */
1451 static void mv_print_info(struct ata_probe_ent *probe_ent)
1452 {
1453         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1454         struct mv_host_priv *hpriv = probe_ent->private_data;
1455         u8 rev_id, scc;
1456         const char *scc_s;
1457
1458         /* Use this to determine the HW stepping of the chip so we know
1459          * what errata to workaround
1460          */
1461         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1462
1463         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
1464         if (scc == 0)
1465                 scc_s = "SCSI";
1466         else if (scc == 0x01)
1467                 scc_s = "RAID";
1468         else
1469                 scc_s = "unknown";
1470
1471         dev_printk(KERN_INFO, &pdev->dev,
1472                "%u slots %u ports %s mode IRQ via %s\n",
1473                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
1474                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
1475 }
1476
1477 /**
1478  *      mv_init_one - handle a positive probe of a Marvell host
1479  *      @pdev: PCI device found
1480  *      @ent: PCI device ID entry for the matched host
1481  *
1482  *      LOCKING:
1483  *      Inherited from caller.
1484  */
1485 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1486 {
1487         static int printed_version = 0;
1488         struct ata_probe_ent *probe_ent = NULL;
1489         struct mv_host_priv *hpriv;
1490         unsigned int board_idx = (unsigned int)ent->driver_data;
1491         void __iomem *mmio_base;
1492         int pci_dev_busy = 0, rc;
1493
1494         if (!printed_version++)
1495                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
1496
1497         rc = pci_enable_device(pdev);
1498         if (rc) {
1499                 return rc;
1500         }
1501
1502         rc = pci_request_regions(pdev, DRV_NAME);
1503         if (rc) {
1504                 pci_dev_busy = 1;
1505                 goto err_out;
1506         }
1507
1508         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1509         if (probe_ent == NULL) {
1510                 rc = -ENOMEM;
1511                 goto err_out_regions;
1512         }
1513
1514         memset(probe_ent, 0, sizeof(*probe_ent));
1515         probe_ent->dev = pci_dev_to_dev(pdev);
1516         INIT_LIST_HEAD(&probe_ent->node);
1517
1518         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
1519         if (mmio_base == NULL) {
1520                 rc = -ENOMEM;
1521                 goto err_out_free_ent;
1522         }
1523
1524         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1525         if (!hpriv) {
1526                 rc = -ENOMEM;
1527                 goto err_out_iounmap;
1528         }
1529         memset(hpriv, 0, sizeof(*hpriv));
1530
1531         probe_ent->sht = mv_port_info[board_idx].sht;
1532         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
1533         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
1534         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
1535         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
1536
1537         probe_ent->irq = pdev->irq;
1538         probe_ent->irq_flags = SA_SHIRQ;
1539         probe_ent->mmio_base = mmio_base;
1540         probe_ent->private_data = hpriv;
1541
1542         /* initialize adapter */
1543         rc = mv_host_init(probe_ent);
1544         if (rc) {
1545                 goto err_out_hpriv;
1546         }
1547
1548         /* Enable interrupts */
1549         if (pci_enable_msi(pdev) == 0) {
1550                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
1551         } else {
1552                 pci_intx(pdev, 1);
1553         }
1554
1555         mv_dump_pci_cfg(pdev, 0x68);
1556         mv_print_info(probe_ent);
1557
1558         if (ata_device_add(probe_ent) == 0) {
1559                 rc = -ENODEV;           /* No devices discovered */
1560                 goto err_out_dev_add;
1561         }
1562
1563         kfree(probe_ent);
1564         return 0;
1565
1566 err_out_dev_add:
1567         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
1568                 pci_disable_msi(pdev);
1569         } else {
1570                 pci_intx(pdev, 0);
1571         }
1572 err_out_hpriv:
1573         kfree(hpriv);
1574 err_out_iounmap:
1575         pci_iounmap(pdev, mmio_base);
1576 err_out_free_ent:
1577         kfree(probe_ent);
1578 err_out_regions:
1579         pci_release_regions(pdev);
1580 err_out:
1581         if (!pci_dev_busy) {
1582                 pci_disable_device(pdev);
1583         }
1584
1585         return rc;
1586 }
1587
1588 static int __init mv_init(void)
1589 {
1590         return pci_module_init(&mv_pci_driver);
1591 }
1592
1593 static void __exit mv_exit(void)
1594 {
1595         pci_unregister_driver(&mv_pci_driver);
1596 }
1597
1598 MODULE_AUTHOR("Brett Russ");
1599 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
1600 MODULE_LICENSE("GPL");
1601 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
1602 MODULE_VERSION(DRV_VERSION);
1603
1604 module_init(mv_init);
1605 module_exit(mv_exit);