SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/scsi/hpsa.h

   1 /*
   2  *    Disk Array driver for HP Smart Array SAS controllers
   3  *    Copyright 2000, 2009 Hewlett-Packard Development Company, L.P.
   4  *
   5  *    This program is free software; you can redistribute it and/or modify
   6  *    it under the terms of the GNU General Public License as published by
   7  *    the Free Software Foundation; version 2 of the License.
   8  *
   9  *    This program is distributed in the hope that it will be useful,
  10  *    but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *    MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  12  *    NON INFRINGEMENT.  See the GNU General Public License for more details.
  13  *
  14  *    You should have received a copy of the GNU General Public License
  15  *    along with this program; if not, write to the Free Software
  16  *    Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  *
  18  *    Questions/Comments/Bugfixes to iss_storagedev@hp.com
  19  *
  20  */
  21 #ifndef HPSA_H
  22 #define HPSA_H
  23
  24 #include <scsi/scsicam.h>
  25
  26 #define IO_OK           0
  27 #define IO_ERROR        1
  28
  29 struct ctlr_info;
  30
  31 struct access_method {
  32         void (*submit_command)(struct ctlr_info *h,
  33                 struct CommandList *c);
  34         void (*set_intr_mask)(struct ctlr_info *h, unsigned long val);
  35         unsigned long (*fifo_full)(struct ctlr_info *h);
  36         bool (*intr_pending)(struct ctlr_info *h);
  37         unsigned long (*command_completed)(struct ctlr_info *h);
  38 };
  39
  40 struct hpsa_scsi_dev_t {
  41         int devtype;
  42         int bus, target, lun;           /* as presented to the OS */
  43         unsigned char scsi3addr[8];     /* as presented to the HW */
  44 #define RAID_CTLR_LUNID "\0\0\0\0\0\0\0\0"
  45         unsigned char device_id[16];    /* from inquiry pg. 0x83 */
  46         unsigned char vendor[8];        /* bytes 8-15 of inquiry data */
  47         unsigned char model[16];        /* bytes 16-31 of inquiry data */
  48         unsigned char revision[4];      /* bytes 32-35 of inquiry data */
  49         unsigned char raid_level;       /* from inquiry page 0xC1 */
  50 };
  51
  52 struct ctlr_info {
  53         int     ctlr;
  54         char    devname[8];
  55         char    *product_name;
  56         char    firm_ver[4]; /* Firmware version */
  57         struct pci_dev *pdev;
  58         u32     board_id;
  59         void __iomem *vaddr;
  60         unsigned long paddr;
  61         int     nr_cmds; /* Number of commands allowed on this controller */
  62         struct CfgTable __iomem *cfgtable;
  63         int     max_sg_entries;
  64         int     interrupts_enabled;
  65         int     major;
  66         int     max_commands;
  67         int     commands_outstanding;
  68         int     max_outstanding; /* Debug */
  69         int     usage_count;  /* number of opens all all minor devices */
  70 #       define PERF_MODE_INT    0
  71 #       define DOORBELL_INT     1
  72 #       define SIMPLE_MODE_INT  2
  73 #       define MEMQ_MODE_INT    3
  74         unsigned int intr[4];
  75         unsigned int msix_vector;
  76         unsigned int msi_vector;
  77         struct access_method access;
  78
  79         /* queue and queue Info */
  80         struct hlist_head reqQ;
  81         struct hlist_head cmpQ;
  82         unsigned int Qdepth;
  83         unsigned int maxQsinceinit;
  84         unsigned int maxSG;
  85         spinlock_t lock;
  86
  87         /* pointers to command and error info pool */
  88         struct CommandList      *cmd_pool;
  89         dma_addr_t              cmd_pool_dhandle;
  90         struct ErrorInfo        *errinfo_pool;
  91         dma_addr_t              errinfo_pool_dhandle;
  92         unsigned long           *cmd_pool_bits;
  93         int                     nr_allocs;
  94         int                     nr_frees;
  95         int                     busy_initializing;
  96         int                     busy_scanning;
  97         struct mutex            busy_shutting_down;
  98         struct list_head        scan_list;
  99         struct completion       scan_wait;
 100
 101         struct Scsi_Host *scsi_host;
 102         spinlock_t devlock; /* to protect hba[ctlr]->dev[];  */
 103         int ndevices; /* number of used elements in .dev[] array. */
 104 #define HPSA_MAX_SCSI_DEVS_PER_HBA 256
 105         struct hpsa_scsi_dev_t *dev[HPSA_MAX_SCSI_DEVS_PER_HBA];
 106         /*
 107          * Performant mode tables.
 108          */
 109         u32 trans_support;
 110         u32 trans_offset;
 111         struct TransTable_struct *transtable;
 112         unsigned long transMethod;
 113
 114         /*
 115          * Performant mode completion buffer
 116          */
 117         u64 *reply_pool;
 118         dma_addr_t reply_pool_dhandle;
 119         u64 *reply_pool_head;
 120         size_t reply_pool_size;
 121         unsigned char reply_pool_wraparound;
 122         u32 *blockFetchTable;
 123 };
 124 #define HPSA_ABORT_MSG 0
 125 #define HPSA_DEVICE_RESET_MSG 1
 126 #define HPSA_BUS_RESET_MSG 2
 127 #define HPSA_HOST_RESET_MSG 3
 128 #define HPSA_MSG_SEND_RETRY_LIMIT 10
 129 #define HPSA_MSG_SEND_RETRY_INTERVAL_MSECS 1000
 130
 131 /* Maximum time in seconds driver will wait for command completions
 132  * when polling before giving up.
 133  */
 134 #define HPSA_MAX_POLL_TIME_SECS (20)
 135
 136 /* During SCSI error recovery, HPSA_TUR_RETRY_LIMIT defines
 137  * how many times to retry TEST UNIT READY on a device
 138  * while waiting for it to become ready before giving up.
 139  * HPSA_MAX_WAIT_INTERVAL_SECS is the max wait interval
 140  * between sending TURs while waiting for a device
 141  * to become ready.
 142  */
 143 #define HPSA_TUR_RETRY_LIMIT (20)
 144 #define HPSA_MAX_WAIT_INTERVAL_SECS (30)
 145
 146 /* HPSA_BOARD_READY_WAIT_SECS is how long to wait for a board
 147  * to become ready, in seconds, before giving up on it.
 148  * HPSA_BOARD_READY_POLL_INTERVAL_MSECS * is how long to wait
 149  * between polling the board to see if it is ready, in
 150  * milliseconds.  HPSA_BOARD_READY_POLL_INTERVAL and
 151  * HPSA_BOARD_READY_ITERATIONS are derived from those.
 152  */
 153 #define HPSA_BOARD_READY_WAIT_SECS (120)
 154 #define HPSA_BOARD_READY_POLL_INTERVAL_MSECS (100)
 155 #define HPSA_BOARD_READY_POLL_INTERVAL \
 156         ((HPSA_BOARD_READY_POLL_INTERVAL_MSECS * HZ) / 1000)
 157 #define HPSA_BOARD_READY_ITERATIONS \
 158         ((HPSA_BOARD_READY_WAIT_SECS * 1000) / \
 159                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 160 #define HPSA_POST_RESET_PAUSE_MSECS (3000)
 161 #define HPSA_POST_RESET_NOOP_RETRIES (12)
 162
 163 /*  Defining the diffent access_menthods */
 164 /*
 165  * Memory mapped FIFO interface (SMART 53xx cards)
 166  */
 167 #define SA5_DOORBELL    0x20
 168 #define SA5_REQUEST_PORT_OFFSET 0x40
 169 #define SA5_REPLY_INTR_MASK_OFFSET      0x34
 170 #define SA5_REPLY_PORT_OFFSET           0x44
 171 #define SA5_INTR_STATUS         0x30
 172 #define SA5_SCRATCHPAD_OFFSET   0xB0
 173
 174 #define SA5_CTCFG_OFFSET        0xB4
 175 #define SA5_CTMEM_OFFSET        0xB8
 176
 177 #define SA5_INTR_OFF            0x08
 178 #define SA5B_INTR_OFF           0x04
 179 #define SA5_INTR_PENDING        0x08
 180 #define SA5B_INTR_PENDING       0x04
 181 #define FIFO_EMPTY              0xffffffff
 182 #define HPSA_FIRMWARE_READY     0xffff0000 /* value in scratchpad register */
 183
 184 #define HPSA_ERROR_BIT          0x02
 185
 186 /* Performant mode flags */
 187 #define SA5_PERF_INTR_PENDING   0x04
 188 #define SA5_PERF_INTR_OFF       0x05
 189 #define SA5_OUTDB_STATUS_PERF_BIT       0x01
 190 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 191 #define SA5_OUTDB_CLEAR         0xA0
 192 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 193 #define SA5_OUTDB_STATUS        0x9C
 194
 195
 196 #define HPSA_INTR_ON    1
 197 #define HPSA_INTR_OFF   0
 198 /*
 199         Send the command to the hardware
 200 */
 201 static void SA5_submit_command(struct ctlr_info *h,
 202         struct CommandList *c)
 203 {
 204         dev_dbg(&h->pdev->dev, "Sending %x, tag = %x\n", c->busaddr,
 205                 c->Header.Tag.lower);
 206         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 207         h->commands_outstanding++;
 208         if (h->commands_outstanding > h->max_outstanding)
 209                 h->max_outstanding = h->commands_outstanding;
 210 }
 211
 212 /*
 213  *  This card is the opposite of the other cards.
 214  *   0 turns interrupts on...
 215  *   0x08 turns them off...
 216  */
 217 static void SA5_intr_mask(struct ctlr_info *h, unsigned long val)
 218 {
 219         if (val) { /* Turn interrupts on */
 220                 h->interrupts_enabled = 1;
 221                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 222         } else { /* Turn them off */
 223                 h->interrupts_enabled = 0;
 224                 writel(SA5_INTR_OFF,
 225                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 226         }
 227 }
 228
 229 static void SA5_performant_intr_mask(struct ctlr_info *h, unsigned long val)
 230 {
 231         if (val) { /* turn on interrupts */
 232                 h->interrupts_enabled = 1;
 233                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 234         } else {
 235                 h->interrupts_enabled = 0;
 236                 writel(SA5_PERF_INTR_OFF,
 237                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 238         }
 239 }
 240
 241 static unsigned long SA5_performant_completed(struct ctlr_info *h)
 242 {
 243         unsigned long register_value = FIFO_EMPTY;
 244
 245         /* flush the controller write of the reply queue by reading
 246          * outbound doorbell status register.
 247          */
 248         register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 249         /* msi auto clears the interrupt pending bit. */
 250         if (!(h->msi_vector || h->msix_vector)) {
 251                 writel(SA5_OUTDB_CLEAR_PERF_BIT, h->vaddr + SA5_OUTDB_CLEAR);
 252                 /* Do a read in order to flush the write to the controller
 253                  * (as per spec.)
 254                  */
 255                 register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 256         }
 257
 258         if ((*(h->reply_pool_head) & 1) == (h->reply_pool_wraparound)) {
 259                 register_value = *(h->reply_pool_head);
 260                 (h->reply_pool_head)++;
 261                 h->commands_outstanding--;
 262         } else {
 263                 register_value = FIFO_EMPTY;
 264         }
 265         /* Check for wraparound */
 266         if (h->reply_pool_head == (h->reply_pool + h->max_commands)) {
 267                 h->reply_pool_head = h->reply_pool;
 268                 h->reply_pool_wraparound ^= 1;
 269         }
 270
 271         return register_value;
 272 }
 273
 274 /*
 275  *  Returns true if fifo is full.
 276  *
 277  */
 278 static unsigned long SA5_fifo_full(struct ctlr_info *h)
 279 {
 280         if (h->commands_outstanding >= h->max_commands)
 281                 return 1;
 282         else
 283                 return 0;
 284
 285 }
 286 /*
 287  *   returns value read from hardware.
 288  *     returns FIFO_EMPTY if there is nothing to read
 289  */
 290 static unsigned long SA5_completed(struct ctlr_info *h)
 291 {
 292         unsigned long register_value
 293                 = readl(h->vaddr + SA5_REPLY_PORT_OFFSET);
 294
 295         if (register_value != FIFO_EMPTY)
 296                 h->commands_outstanding--;
 297
 298 #ifdef HPSA_DEBUG
 299         if (register_value != FIFO_EMPTY)
 300                 dev_dbg(&h->pdev->dev, "Read %lx back from board\n",
 301                         register_value);
 302         else
 303                 dev_dbg(&h->pdev->dev, "hpsa: FIFO Empty read\n");
 304 #endif
 305
 306         return register_value;
 307 }
 308 /*
 309  *      Returns true if an interrupt is pending..
 310  */
 311 static bool SA5_intr_pending(struct ctlr_info *h)
 312 {
 313         unsigned long register_value  =
 314                 readl(h->vaddr + SA5_INTR_STATUS);
 315         dev_dbg(&h->pdev->dev, "intr_pending %lx\n", register_value);
 316         return register_value & SA5_INTR_PENDING;
 317 }
 318
 319 static bool SA5_performant_intr_pending(struct ctlr_info *h)
 320 {
 321         unsigned long register_value = readl(h->vaddr + SA5_INTR_STATUS);
 322
 323         if (!register_value)
 324                 return false;
 325
 326         if (h->msi_vector || h->msix_vector)
 327                 return true;
 328
 329         /* Read outbound doorbell to flush */
 330         register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 331         return register_value & SA5_OUTDB_STATUS_PERF_BIT;
 332 }
 333
 334 static struct access_method SA5_access = {
 335         SA5_submit_command,
 336         SA5_intr_mask,
 337         SA5_fifo_full,
 338         SA5_intr_pending,
 339         SA5_completed,
 340 };
 341
 342 static struct access_method SA5_performant_access = {
 343         SA5_submit_command,
 344         SA5_performant_intr_mask,
 345         SA5_fifo_full,
 346         SA5_performant_intr_pending,
 347         SA5_performant_completed,
 348 };
 349
 350 struct board_type {
 351         u32     board_id;
 352         char    *product_name;
 353         struct access_method *access;
 354 };
 355
 356 #endif /* HPSA_H */
 357