SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "2.0"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_MAX_CMDS           = 32,
  60         AHCI_CMD_SZ             = 32,
  61         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  62         AHCI_RX_FIS_SZ          = 256,
  63         AHCI_CMD_TBL_CDB        = 0x40,
  64         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  65         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  66         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  67         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  68                                   AHCI_RX_FIS_SZ,
  69         AHCI_IRQ_ON_SG          = (1 << 31),
  70         AHCI_CMD_ATAPI          = (1 << 5),
  71         AHCI_CMD_WRITE          = (1 << 6),
  72         AHCI_CMD_PREFETCH       = (1 << 7),
  73         AHCI_CMD_RESET          = (1 << 8),
  74         AHCI_CMD_CLR_BUSY       = (1 << 10),
  75
  76         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_vt8251       = 1,
  81
  82         /* global controller registers */
  83         HOST_CAP                = 0x00, /* host capabilities */
  84         HOST_CTL                = 0x04, /* global host control */
  85         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  86         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  87         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  88
  89         /* HOST_CTL bits */
  90         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  91         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  92         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  93
  94         /* HOST_CAP bits */
  95         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
  96         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
  97         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  98
  99         /* registers for each SATA port */
 100         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 101         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 102         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 103         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 104         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 105         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 106         PORT_CMD                = 0x18, /* port command */
 107         PORT_TFDATA             = 0x20, /* taskfile data */
 108         PORT_SIG                = 0x24, /* device TF signature */
 109         PORT_CMD_ISSUE          = 0x38, /* command issue */
 110         PORT_SCR                = 0x28, /* SATA phy register block */
 111         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 112         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 113         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 114         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 115
 116         /* PORT_IRQ_{STAT,MASK} bits */
 117         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 118         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 119         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 120         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 121         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 122         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 123         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 124         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 125
 126         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 127         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 128         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 129         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 130         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 131         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 132         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 133         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 134         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 135
 136         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 137                                   PORT_IRQ_IF_ERR |
 138                                   PORT_IRQ_CONNECT |
 139                                   PORT_IRQ_PHYRDY |
 140                                   PORT_IRQ_UNK_FIS,
 141         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 142                                   PORT_IRQ_TF_ERR |
 143                                   PORT_IRQ_HBUS_DATA_ERR,
 144         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 145                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 146                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 147
 148         /* PORT_CMD bits */
 149         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 150         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 151         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 152         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 153         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 154         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 155         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 156         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 157
 158         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 159         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 160         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 161
 162         /* hpriv->flags bits */
 163         AHCI_FLAG_MSI           = (1 << 0),
 164
 165         /* ap->flags bits */
 166         AHCI_FLAG_RESET_NEEDS_CLO       = (1 << 24),
 167         AHCI_FLAG_NO_NCQ                = (1 << 25),
 168 };
 169
 170 struct ahci_cmd_hdr {
 171         u32                     opts;
 172         u32                     status;
 173         u32                     tbl_addr;
 174         u32                     tbl_addr_hi;
 175         u32                     reserved[4];
 176 };
 177
 178 struct ahci_sg {
 179         u32                     addr;
 180         u32                     addr_hi;
 181         u32                     reserved;
 182         u32                     flags_size;
 183 };
 184
 185 struct ahci_host_priv {
 186         unsigned long           flags;
 187         u32                     cap;    /* cache of HOST_CAP register */
 188         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 189 };
 190
 191 struct ahci_port_priv {
 192         struct ahci_cmd_hdr     *cmd_slot;
 193         dma_addr_t              cmd_slot_dma;
 194         void                    *cmd_tbl;
 195         dma_addr_t              cmd_tbl_dma;
 196         void                    *rx_fis;
 197         dma_addr_t              rx_fis_dma;
 198 };
 199
 200 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 201 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 202 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 203 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 204 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 205 static void ahci_irq_clear(struct ata_port *ap);
 206 static int ahci_port_start(struct ata_port *ap);
 207 static void ahci_port_stop(struct ata_port *ap);
 208 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 209 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 210 static u8 ahci_check_status(struct ata_port *ap);
 211 static void ahci_freeze(struct ata_port *ap);
 212 static void ahci_thaw(struct ata_port *ap);
 213 static void ahci_error_handler(struct ata_port *ap);
 214 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 215 static void ahci_remove_one (struct pci_dev *pdev);
 216
 217 static struct scsi_host_template ahci_sht = {
 218         .module                 = THIS_MODULE,
 219         .name                   = DRV_NAME,
 220         .ioctl                  = ata_scsi_ioctl,
 221         .queuecommand           = ata_scsi_queuecmd,
 222         .change_queue_depth     = ata_scsi_change_queue_depth,
 223         .can_queue              = AHCI_MAX_CMDS - 1,
 224         .this_id                = ATA_SHT_THIS_ID,
 225         .sg_tablesize           = AHCI_MAX_SG,
 226         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 227         .emulated               = ATA_SHT_EMULATED,
 228         .use_clustering         = AHCI_USE_CLUSTERING,
 229         .proc_name              = DRV_NAME,
 230         .dma_boundary           = AHCI_DMA_BOUNDARY,
 231         .slave_configure        = ata_scsi_slave_config,
 232         .slave_destroy          = ata_scsi_slave_destroy,
 233         .bios_param             = ata_std_bios_param,
 234 };
 235
 236 static const struct ata_port_operations ahci_ops = {
 237         .port_disable           = ata_port_disable,
 238
 239         .check_status           = ahci_check_status,
 240         .check_altstatus        = ahci_check_status,
 241         .dev_select             = ata_noop_dev_select,
 242
 243         .tf_read                = ahci_tf_read,
 244
 245         .qc_prep                = ahci_qc_prep,
 246         .qc_issue               = ahci_qc_issue,
 247
 248         .irq_handler            = ahci_interrupt,
 249         .irq_clear              = ahci_irq_clear,
 250
 251         .scr_read               = ahci_scr_read,
 252         .scr_write              = ahci_scr_write,
 253
 254         .freeze                 = ahci_freeze,
 255         .thaw                   = ahci_thaw,
 256
 257         .error_handler          = ahci_error_handler,
 258         .post_internal_cmd      = ahci_post_internal_cmd,
 259
 260         .port_start             = ahci_port_start,
 261         .port_stop              = ahci_port_stop,
 262 };
 263
 264 static const struct ata_port_info ahci_port_info[] = {
 265         /* board_ahci */
 266         {
 267                 .sht            = &ahci_sht,
 268                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 269                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 270                                   ATA_FLAG_SKIP_D2H_BSY,
 271                 .pio_mask       = 0x1f, /* pio0-4 */
 272                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 273                 .port_ops       = &ahci_ops,
 274         },
 275         /* board_ahci_vt8251 */
 276         {
 277                 .sht            = &ahci_sht,
 278                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 279                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 280                                   ATA_FLAG_SKIP_D2H_BSY |
 281                                   AHCI_FLAG_RESET_NEEDS_CLO | AHCI_FLAG_NO_NCQ,
 282                 .pio_mask       = 0x1f, /* pio0-4 */
 283                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 284                 .port_ops       = &ahci_ops,
 285         },
 286 };
 287
 288 static const struct pci_device_id ahci_pci_tbl[] = {
 289         /* Intel */
 290         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 291           board_ahci }, /* ICH6 */
 292         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 293           board_ahci }, /* ICH6M */
 294         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 295           board_ahci }, /* ICH7 */
 296         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 297           board_ahci }, /* ICH7M */
 298         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 299           board_ahci }, /* ICH7R */
 300         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 301           board_ahci }, /* ULi M5288 */
 302         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 303           board_ahci }, /* ESB2 */
 304         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 305           board_ahci }, /* ESB2 */
 306         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 307           board_ahci }, /* ESB2 */
 308         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 309           board_ahci }, /* ICH7-M DH */
 310         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 311           board_ahci }, /* ICH8 */
 312         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 313           board_ahci }, /* ICH8 */
 314         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 315           board_ahci }, /* ICH8 */
 316         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 317           board_ahci }, /* ICH8M */
 318         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 319           board_ahci }, /* ICH8M */
 320
 321         /* JMicron */
 322         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 323           board_ahci }, /* JMicron JMB360 */
 324         { 0x197b, 0x2361, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 325           board_ahci }, /* JMicron JMB361 */
 326         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 327           board_ahci }, /* JMicron JMB363 */
 328         { 0x197b, 0x2365, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 329           board_ahci }, /* JMicron JMB365 */
 330         { 0x197b, 0x2366, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 331           board_ahci }, /* JMicron JMB366 */
 332
 333         /* ATI */
 334         { PCI_VENDOR_ID_ATI, 0x4380, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 335           board_ahci }, /* ATI SB600 non-raid */
 336         { PCI_VENDOR_ID_ATI, 0x4381, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 337           board_ahci }, /* ATI SB600 raid */
 338
 339         /* VIA */
 340         { PCI_VENDOR_ID_VIA, 0x3349, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 341           board_ahci_vt8251 }, /* VIA VT8251 */
 342
 343         /* NVIDIA */
 344         { PCI_VENDOR_ID_NVIDIA, 0x044c, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 345           board_ahci },         /* MCP65 */
 346         { PCI_VENDOR_ID_NVIDIA, 0x044d, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 347           board_ahci },         /* MCP65 */
 348         { PCI_VENDOR_ID_NVIDIA, 0x044e, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 349           board_ahci },         /* MCP65 */
 350         { PCI_VENDOR_ID_NVIDIA, 0x044f, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 351           board_ahci },         /* MCP65 */
 352
 353         { }     /* terminate list */
 354 };
 355
 356
 357 static struct pci_driver ahci_pci_driver = {
 358         .name                   = DRV_NAME,
 359         .id_table               = ahci_pci_tbl,
 360         .probe                  = ahci_init_one,
 361         .remove                 = ahci_remove_one,
 362 };
 363
 364
 365 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 366 {
 367         return base + 0x100 + (port * 0x80);
 368 }
 369
 370 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 371 {
 372         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 373 }
 374
 375 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 376 {
 377         unsigned int sc_reg;
 378
 379         switch (sc_reg_in) {
 380         case SCR_STATUS:        sc_reg = 0; break;
 381         case SCR_CONTROL:       sc_reg = 1; break;
 382         case SCR_ERROR:         sc_reg = 2; break;
 383         case SCR_ACTIVE:        sc_reg = 3; break;
 384         default:
 385                 return 0xffffffffU;
 386         }
 387
 388         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 389 }
 390
 391
 392 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 393                                u32 val)
 394 {
 395         unsigned int sc_reg;
 396
 397         switch (sc_reg_in) {
 398         case SCR_STATUS:        sc_reg = 0; break;
 399         case SCR_CONTROL:       sc_reg = 1; break;
 400         case SCR_ERROR:         sc_reg = 2; break;
 401         case SCR_ACTIVE:        sc_reg = 3; break;
 402         default:
 403                 return;
 404         }
 405
 406         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 407 }
 408
 409 static int ahci_start_engine(void __iomem *port_mmio)
 410 {
 411         u32 tmp;
 412
 413         /*
 414          * Get current status
 415          */
 416         tmp = readl(port_mmio + PORT_CMD);
 417
 418         /*
 419          * AHCI rev 1.1 section 10.3.1:
 420          * Software shall not set PxCMD.ST to '1' until it verifies
 421          * that PxCMD.CR is '0' and has set PxCMD.FRE to '1'
 422          */
 423         if ((tmp & PORT_CMD_FIS_RX) == 0)
 424                 return -EPERM;
 425
 426         /*
 427          * wait for engine to become idle.
 428          */
 429         tmp = ata_wait_register(port_mmio + PORT_CMD,
 430                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1,500);
 431         if(tmp & PORT_CMD_LIST_ON)
 432                 return -EBUSY;
 433
 434         /*
 435          * Start DMA
 436          */
 437         tmp |= PORT_CMD_START;
 438         writel(tmp, port_mmio + PORT_CMD);
 439         readl(port_mmio + PORT_CMD); /* flush */
 440
 441         return 0;
 442 }
 443
 444 static int ahci_stop_engine(void __iomem *port_mmio)
 445 {
 446         u32 tmp;
 447
 448         tmp = readl(port_mmio + PORT_CMD);
 449
 450         /* Check if the HBA is idle */
 451         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 452                 return 0;
 453
 454         /* Setting HBA to idle */
 455         tmp &= ~PORT_CMD_START;
 456         writel(tmp, port_mmio + PORT_CMD);
 457
 458         /* wait for engine to stop. This could be
 459          * as long as 500 msec
 460          */
 461         tmp = ata_wait_register(port_mmio + PORT_CMD,
 462                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 463         if(tmp & PORT_CMD_LIST_ON)
 464                 return -EIO;
 465
 466         return 0;
 467 }
 468
 469 static unsigned int ahci_dev_classify(struct ata_port *ap)
 470 {
 471         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 472         struct ata_taskfile tf;
 473         u32 tmp;
 474
 475         tmp = readl(port_mmio + PORT_SIG);
 476         tf.lbah         = (tmp >> 24)   & 0xff;
 477         tf.lbam         = (tmp >> 16)   & 0xff;
 478         tf.lbal         = (tmp >> 8)    & 0xff;
 479         tf.nsect        = (tmp)         & 0xff;
 480
 481         return ata_dev_classify(&tf);
 482 }
 483
 484 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 485                                u32 opts)
 486 {
 487         dma_addr_t cmd_tbl_dma;
 488
 489         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 490
 491         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 492         pp->cmd_slot[tag].status = 0;
 493         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 494         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 495 }
 496
 497 static int ahci_clo(struct ata_port *ap)
 498 {
 499         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 500         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 501         u32 tmp;
 502
 503         if (!(hpriv->cap & HOST_CAP_CLO))
 504                 return -EOPNOTSUPP;
 505
 506         tmp = readl(port_mmio + PORT_CMD);
 507         tmp |= PORT_CMD_CLO;
 508         writel(tmp, port_mmio + PORT_CMD);
 509
 510         tmp = ata_wait_register(port_mmio + PORT_CMD,
 511                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
 512         if (tmp & PORT_CMD_CLO)
 513                 return -EIO;
 514
 515         return 0;
 516 }
 517
 518 static int ahci_prereset(struct ata_port *ap)
 519 {
 520         if ((ap->flags & AHCI_FLAG_RESET_NEEDS_CLO) &&
 521             (ata_busy_wait(ap, ATA_BUSY, 1000) & ATA_BUSY)) {
 522                 /* ATA_BUSY hasn't cleared, so send a CLO */
 523                 ahci_clo(ap);
 524         }
 525
 526         return ata_std_prereset(ap);
 527 }
 528
 529 static int ahci_softreset(struct ata_port *ap, unsigned int *class)
 530 {
 531         struct ahci_port_priv *pp = ap->private_data;
 532         void __iomem *mmio = ap->host_set->mmio_base;
 533         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 534         const u32 cmd_fis_len = 5; /* five dwords */
 535         const char *reason = NULL;
 536         struct ata_taskfile tf;
 537         u32 tmp;
 538         u8 *fis;
 539         int rc;
 540
 541         DPRINTK("ENTER\n");
 542
 543         if (ata_port_offline(ap)) {
 544                 DPRINTK("PHY reports no device\n");
 545                 *class = ATA_DEV_NONE;
 546                 return 0;
 547         }
 548
 549         /* prepare for SRST (AHCI-1.1 10.4.1) */
 550         rc = ahci_stop_engine(port_mmio);
 551         if (rc) {
 552                 reason = "failed to stop engine";
 553                 goto fail_restart;
 554         }
 555
 556         /* check BUSY/DRQ, perform Command List Override if necessary */
 557         ahci_tf_read(ap, &tf);
 558         if (tf.command & (ATA_BUSY | ATA_DRQ)) {
 559                 rc = ahci_clo(ap);
 560
 561                 if (rc == -EOPNOTSUPP) {
 562                         reason = "port busy but CLO unavailable";
 563                         goto fail_restart;
 564                 } else if (rc) {
 565                         reason = "port busy but CLO failed";
 566                         goto fail_restart;
 567                 }
 568         }
 569
 570         /* restart engine */
 571         ahci_start_engine(port_mmio);
 572
 573         ata_tf_init(ap->device, &tf);
 574         fis = pp->cmd_tbl;
 575
 576         /* issue the first D2H Register FIS */
 577         ahci_fill_cmd_slot(pp, 0,
 578                            cmd_fis_len | AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY);
 579
 580         tf.ctl |= ATA_SRST;
 581         ata_tf_to_fis(&tf, fis, 0);
 582         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 583
 584         writel(1, port_mmio + PORT_CMD_ISSUE);
 585
 586         tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1, 1, 500);
 587         if (tmp & 0x1) {
 588                 rc = -EIO;
 589                 reason = "1st FIS failed";
 590                 goto fail;
 591         }
 592
 593         /* spec says at least 5us, but be generous and sleep for 1ms */
 594         msleep(1);
 595
 596         /* issue the second D2H Register FIS */
 597         ahci_fill_cmd_slot(pp, 0, cmd_fis_len);
 598
 599         tf.ctl &= ~ATA_SRST;
 600         ata_tf_to_fis(&tf, fis, 0);
 601         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 602
 603         writel(1, port_mmio + PORT_CMD_ISSUE);
 604         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 605
 606         /* spec mandates ">= 2ms" before checking status.
 607          * We wait 150ms, because that was the magic delay used for
 608          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
 609          * between when the ATA command register is written, and then
 610          * status is checked.  Because waiting for "a while" before
 611          * checking status is fine, post SRST, we perform this magic
 612          * delay here as well.
 613          */
 614         msleep(150);
 615
 616         *class = ATA_DEV_NONE;
 617         if (ata_port_online(ap)) {
 618                 if (ata_busy_sleep(ap, ATA_TMOUT_BOOT_QUICK, ATA_TMOUT_BOOT)) {
 619                         rc = -EIO;
 620                         reason = "device not ready";
 621                         goto fail;
 622                 }
 623                 *class = ahci_dev_classify(ap);
 624         }
 625
 626         DPRINTK("EXIT, class=%u\n", *class);
 627         return 0;
 628
 629  fail_restart:
 630         ahci_start_engine(port_mmio);
 631  fail:
 632         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
 633         return rc;
 634 }
 635
 636 static int ahci_hardreset(struct ata_port *ap, unsigned int *class)
 637 {
 638         struct ahci_port_priv *pp = ap->private_data;
 639         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 640         struct ata_taskfile tf;
 641         void __iomem *mmio = ap->host_set->mmio_base;
 642         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 643         int rc;
 644
 645         DPRINTK("ENTER\n");
 646
 647         ahci_stop_engine(port_mmio);
 648
 649         /* clear D2H reception area to properly wait for D2H FIS */
 650         ata_tf_init(ap->device, &tf);
 651         tf.command = 0xff;
 652         ata_tf_to_fis(&tf, d2h_fis, 0);
 653
 654         rc = sata_std_hardreset(ap, class);
 655
 656         ahci_start_engine(port_mmio);
 657
 658         if (rc == 0 && ata_port_online(ap))
 659                 *class = ahci_dev_classify(ap);
 660         if (*class == ATA_DEV_UNKNOWN)
 661                 *class = ATA_DEV_NONE;
 662
 663         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
 664         return rc;
 665 }
 666
 667 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
 668 {
 669         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 670         u32 new_tmp, tmp;
 671
 672         ata_std_postreset(ap, class);
 673
 674         /* Make sure port's ATAPI bit is set appropriately */
 675         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 676         if (*class == ATA_DEV_ATAPI)
 677                 new_tmp |= PORT_CMD_ATAPI;
 678         else
 679                 new_tmp &= ~PORT_CMD_ATAPI;
 680         if (new_tmp != tmp) {
 681                 writel(new_tmp, port_mmio + PORT_CMD);
 682                 readl(port_mmio + PORT_CMD); /* flush */
 683         }
 684 }
 685
 686 static u8 ahci_check_status(struct ata_port *ap)
 687 {
 688         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 689
 690         return readl(mmio + PORT_TFDATA) & 0xFF;
 691 }
 692
 693 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 694 {
 695         struct ahci_port_priv *pp = ap->private_data;
 696         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 697
 698         ata_tf_from_fis(d2h_fis, tf);
 699 }
 700
 701 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
 702 {
 703         struct scatterlist *sg;
 704         struct ahci_sg *ahci_sg;
 705         unsigned int n_sg = 0;
 706
 707         VPRINTK("ENTER\n");
 708
 709         /*
 710          * Next, the S/G list.
 711          */
 712         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
 713         ata_for_each_sg(sg, qc) {
 714                 dma_addr_t addr = sg_dma_address(sg);
 715                 u32 sg_len = sg_dma_len(sg);
 716
 717                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 718                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 719                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 720
 721                 ahci_sg++;
 722                 n_sg++;
 723         }
 724
 725         return n_sg;
 726 }
 727
 728 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 729 {
 730         struct ata_port *ap = qc->ap;
 731         struct ahci_port_priv *pp = ap->private_data;
 732         int is_atapi = is_atapi_taskfile(&qc->tf);
 733         void *cmd_tbl;
 734         u32 opts;
 735         const u32 cmd_fis_len = 5; /* five dwords */
 736         unsigned int n_elem;
 737
 738         /*
 739          * Fill in command table information.  First, the header,
 740          * a SATA Register - Host to Device command FIS.
 741          */
 742         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
 743
 744         ata_tf_to_fis(&qc->tf, cmd_tbl, 0);
 745         if (is_atapi) {
 746                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 747                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
 748         }
 749
 750         n_elem = 0;
 751         if (qc->flags & ATA_QCFLAG_DMAMAP)
 752                 n_elem = ahci_fill_sg(qc, cmd_tbl);
 753
 754         /*
 755          * Fill in command slot information.
 756          */
 757         opts = cmd_fis_len | n_elem << 16;
 758         if (qc->tf.flags & ATA_TFLAG_WRITE)
 759                 opts |= AHCI_CMD_WRITE;
 760         if (is_atapi)
 761                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
 762
 763         ahci_fill_cmd_slot(pp, qc->tag, opts);
 764 }
 765
 766 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
 767 {
 768         struct ahci_port_priv *pp = ap->private_data;
 769         struct ata_eh_info *ehi = &ap->eh_info;
 770         unsigned int err_mask = 0, action = 0;
 771         struct ata_queued_cmd *qc;
 772         u32 serror;
 773
 774         ata_ehi_clear_desc(ehi);
 775
 776         /* AHCI needs SError cleared; otherwise, it might lock up */
 777         serror = ahci_scr_read(ap, SCR_ERROR);
 778         ahci_scr_write(ap, SCR_ERROR, serror);
 779
 780         /* analyze @irq_stat */
 781         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
 782
 783         if (irq_stat & PORT_IRQ_TF_ERR)
 784                 err_mask |= AC_ERR_DEV;
 785
 786         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
 787                 err_mask |= AC_ERR_HOST_BUS;
 788                 action |= ATA_EH_SOFTRESET;
 789         }
 790
 791         if (irq_stat & PORT_IRQ_IF_ERR) {
 792                 err_mask |= AC_ERR_ATA_BUS;
 793                 action |= ATA_EH_SOFTRESET;
 794                 ata_ehi_push_desc(ehi, ", interface fatal error");
 795         }
 796
 797         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
 798                 ata_ehi_hotplugged(ehi);
 799                 ata_ehi_push_desc(ehi, ", %s", irq_stat & PORT_IRQ_CONNECT ?
 800                         "connection status changed" : "PHY RDY changed");
 801         }
 802
 803         if (irq_stat & PORT_IRQ_UNK_FIS) {
 804                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
 805
 806                 err_mask |= AC_ERR_HSM;
 807                 action |= ATA_EH_SOFTRESET;
 808                 ata_ehi_push_desc(ehi, ", unknown FIS %08x %08x %08x %08x",
 809                                   unk[0], unk[1], unk[2], unk[3]);
 810         }
 811
 812         /* okay, let's hand over to EH */
 813         ehi->serror |= serror;
 814         ehi->action |= action;
 815
 816         qc = ata_qc_from_tag(ap, ap->active_tag);
 817         if (qc)
 818                 qc->err_mask |= err_mask;
 819         else
 820                 ehi->err_mask |= err_mask;
 821
 822         if (irq_stat & PORT_IRQ_FREEZE)
 823                 ata_port_freeze(ap);
 824         else
 825                 ata_port_abort(ap);
 826 }
 827
 828 static void ahci_host_intr(struct ata_port *ap)
 829 {
 830         void __iomem *mmio = ap->host_set->mmio_base;
 831         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 832         struct ata_eh_info *ehi = &ap->eh_info;
 833         u32 status, qc_active;
 834         int rc;
 835
 836         status = readl(port_mmio + PORT_IRQ_STAT);
 837         writel(status, port_mmio + PORT_IRQ_STAT);
 838
 839         if (unlikely(status & PORT_IRQ_ERROR)) {
 840                 ahci_error_intr(ap, status);
 841                 return;
 842         }
 843
 844         if (ap->sactive)
 845                 qc_active = readl(port_mmio + PORT_SCR_ACT);
 846         else
 847                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
 848
 849         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
 850         if (rc > 0)
 851                 return;
 852         if (rc < 0) {
 853                 ehi->err_mask |= AC_ERR_HSM;
 854                 ehi->action |= ATA_EH_SOFTRESET;
 855                 ata_port_freeze(ap);
 856                 return;
 857         }
 858
 859         /* hmmm... a spurious interupt */
 860
 861         /* some devices send D2H reg with I bit set during NCQ command phase */
 862         if (ap->sactive && status & PORT_IRQ_D2H_REG_FIS)
 863                 return;
 864
 865         /* ignore interim PIO setup fis interrupts */
 866         if (ata_tag_valid(ap->active_tag)) {
 867                 struct ata_queued_cmd *qc =
 868                         ata_qc_from_tag(ap, ap->active_tag);
 869
 870                 if (qc && qc->tf.protocol == ATA_PROT_PIO &&
 871                     (status & PORT_IRQ_PIOS_FIS))
 872                         return;
 873         }
 874
 875         if (ata_ratelimit())
 876                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
 877                                 "(irq_stat 0x%x active_tag %d sactive 0x%x)\n",
 878                                 status, ap->active_tag, ap->sactive);
 879 }
 880
 881 static void ahci_irq_clear(struct ata_port *ap)
 882 {
 883         /* TODO */
 884 }
 885
 886 static irqreturn_t ahci_interrupt(int irq, void *dev_instance, struct pt_regs *regs)
 887 {
 888         struct ata_host_set *host_set = dev_instance;
 889         struct ahci_host_priv *hpriv;
 890         unsigned int i, handled = 0;
 891         void __iomem *mmio;
 892         u32 irq_stat, irq_ack = 0;
 893
 894         VPRINTK("ENTER\n");
 895
 896         hpriv = host_set->private_data;
 897         mmio = host_set->mmio_base;
 898
 899         /* sigh.  0xffffffff is a valid return from h/w */
 900         irq_stat = readl(mmio + HOST_IRQ_STAT);
 901         irq_stat &= hpriv->port_map;
 902         if (!irq_stat)
 903                 return IRQ_NONE;
 904
 905         spin_lock(&host_set->lock);
 906
 907         for (i = 0; i < host_set->n_ports; i++) {
 908                 struct ata_port *ap;
 909
 910                 if (!(irq_stat & (1 << i)))
 911                         continue;
 912
 913                 ap = host_set->ports[i];
 914                 if (ap) {
 915                         ahci_host_intr(ap);
 916                         VPRINTK("port %u\n", i);
 917                 } else {
 918                         VPRINTK("port %u (no irq)\n", i);
 919                         if (ata_ratelimit())
 920                                 dev_printk(KERN_WARNING, host_set->dev,
 921                                         "interrupt on disabled port %u\n", i);
 922                 }
 923
 924                 irq_ack |= (1 << i);
 925         }
 926
 927         if (irq_ack) {
 928                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 929                 handled = 1;
 930         }
 931
 932         spin_unlock(&host_set->lock);
 933
 934         VPRINTK("EXIT\n");
 935
 936         return IRQ_RETVAL(handled);
 937 }
 938
 939 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
 940 {
 941         struct ata_port *ap = qc->ap;
 942         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 943
 944         if (qc->tf.protocol == ATA_PROT_NCQ)
 945                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
 946         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
 947         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 948
 949         return 0;
 950 }
 951
 952 static void ahci_freeze(struct ata_port *ap)
 953 {
 954         void __iomem *mmio = ap->host_set->mmio_base;
 955         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 956
 957         /* turn IRQ off */
 958         writel(0, port_mmio + PORT_IRQ_MASK);
 959 }
 960
 961 static void ahci_thaw(struct ata_port *ap)
 962 {
 963         void __iomem *mmio = ap->host_set->mmio_base;
 964         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 965         u32 tmp;
 966
 967         /* clear IRQ */
 968         tmp = readl(port_mmio + PORT_IRQ_STAT);
 969         writel(tmp, port_mmio + PORT_IRQ_STAT);
 970         writel(1 << ap->id, mmio + HOST_IRQ_STAT);
 971
 972         /* turn IRQ back on */
 973         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 974 }
 975
 976 static void ahci_error_handler(struct ata_port *ap)
 977 {
 978         void __iomem *mmio = ap->host_set->mmio_base;
 979         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 980
 981         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
 982                 /* restart engine */
 983                 ahci_stop_engine(port_mmio);
 984                 ahci_start_engine(port_mmio);
 985         }
 986
 987         /* perform recovery */
 988         ata_do_eh(ap, ahci_prereset, ahci_softreset, ahci_hardreset,
 989                   ahci_postreset);
 990 }
 991
 992 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
 993 {
 994         struct ata_port *ap = qc->ap;
 995         void __iomem *mmio = ap->host_set->mmio_base;
 996         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 997
 998         if (qc->flags & ATA_QCFLAG_FAILED)
 999                 qc->err_mask |= AC_ERR_OTHER;
1000
1001         if (qc->err_mask) {
1002                 /* make DMA engine forget about the failed command */
1003                 ahci_stop_engine(port_mmio);
1004                 ahci_start_engine(port_mmio);
1005         }
1006 }
1007
1008 static int ahci_port_start(struct ata_port *ap)
1009 {
1010         struct device *dev = ap->host_set->dev;
1011         struct ahci_host_priv *hpriv = ap->host_set->private_data;
1012         struct ahci_port_priv *pp;
1013         void __iomem *mmio = ap->host_set->mmio_base;
1014         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1015         void *mem;
1016         dma_addr_t mem_dma;
1017         int rc;
1018
1019         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
1020         if (!pp)
1021                 return -ENOMEM;
1022         memset(pp, 0, sizeof(*pp));
1023
1024         rc = ata_pad_alloc(ap, dev);
1025         if (rc) {
1026                 kfree(pp);
1027                 return rc;
1028         }
1029
1030         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
1031         if (!mem) {
1032                 ata_pad_free(ap, dev);
1033                 kfree(pp);
1034                 return -ENOMEM;
1035         }
1036         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1037
1038         /*
1039          * First item in chunk of DMA memory: 32-slot command table,
1040          * 32 bytes each in size
1041          */
1042         pp->cmd_slot = mem;
1043         pp->cmd_slot_dma = mem_dma;
1044
1045         mem += AHCI_CMD_SLOT_SZ;
1046         mem_dma += AHCI_CMD_SLOT_SZ;
1047
1048         /*
1049          * Second item: Received-FIS area
1050          */
1051         pp->rx_fis = mem;
1052         pp->rx_fis_dma = mem_dma;
1053
1054         mem += AHCI_RX_FIS_SZ;
1055         mem_dma += AHCI_RX_FIS_SZ;
1056
1057         /*
1058          * Third item: data area for storing a single command
1059          * and its scatter-gather table
1060          */
1061         pp->cmd_tbl = mem;
1062         pp->cmd_tbl_dma = mem_dma;
1063
1064         ap->private_data = pp;
1065
1066         if (hpriv->cap & HOST_CAP_64)
1067                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
1068         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
1069         readl(port_mmio + PORT_LST_ADDR); /* flush */
1070
1071         if (hpriv->cap & HOST_CAP_64)
1072                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
1073         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
1074         readl(port_mmio + PORT_FIS_ADDR); /* flush */
1075
1076         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
1077                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
1078                PORT_CMD_START, port_mmio + PORT_CMD);
1079         readl(port_mmio + PORT_CMD); /* flush */
1080
1081         return 0;
1082 }
1083
1084 static void ahci_port_stop(struct ata_port *ap)
1085 {
1086         struct device *dev = ap->host_set->dev;
1087         struct ahci_port_priv *pp = ap->private_data;
1088         void __iomem *mmio = ap->host_set->mmio_base;
1089         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1090         u32 tmp;
1091
1092         tmp = readl(port_mmio + PORT_CMD);
1093         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
1094         writel(tmp, port_mmio + PORT_CMD);
1095         readl(port_mmio + PORT_CMD); /* flush */
1096
1097         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
1098          * this is slightly incorrect.
1099          */
1100         msleep(500);
1101
1102         ap->private_data = NULL;
1103         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
1104                           pp->cmd_slot, pp->cmd_slot_dma);
1105         ata_pad_free(ap, dev);
1106         kfree(pp);
1107 }
1108
1109 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
1110                             unsigned int port_idx)
1111 {
1112         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
1113         base = ahci_port_base_ul(base, port_idx);
1114         VPRINTK("base now==0x%lx\n", base);
1115
1116         port->cmd_addr          = base;
1117         port->scr_addr          = base + PORT_SCR;
1118
1119         VPRINTK("EXIT\n");
1120 }
1121
1122 static int ahci_host_init(struct ata_probe_ent *probe_ent)
1123 {
1124         struct ahci_host_priv *hpriv = probe_ent->private_data;
1125         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1126         void __iomem *mmio = probe_ent->mmio_base;
1127         u32 tmp, cap_save;
1128         unsigned int i, j, using_dac;
1129         int rc;
1130         void __iomem *port_mmio;
1131
1132         cap_save = readl(mmio + HOST_CAP);
1133         cap_save &= ( (1<<28) | (1<<17) );
1134         cap_save |= (1 << 27);
1135
1136         /* global controller reset */
1137         tmp = readl(mmio + HOST_CTL);
1138         if ((tmp & HOST_RESET) == 0) {
1139                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
1140                 readl(mmio + HOST_CTL); /* flush */
1141         }
1142
1143         /* reset must complete within 1 second, or
1144          * the hardware should be considered fried.
1145          */
1146         ssleep(1);
1147
1148         tmp = readl(mmio + HOST_CTL);
1149         if (tmp & HOST_RESET) {
1150                 dev_printk(KERN_ERR, &pdev->dev,
1151                            "controller reset failed (0x%x)\n", tmp);
1152                 return -EIO;
1153         }
1154
1155         writel(HOST_AHCI_EN, mmio + HOST_CTL);
1156         (void) readl(mmio + HOST_CTL);  /* flush */
1157         writel(cap_save, mmio + HOST_CAP);
1158         writel(0xf, mmio + HOST_PORTS_IMPL);
1159         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
1160
1161         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
1162                 u16 tmp16;
1163
1164                 pci_read_config_word(pdev, 0x92, &tmp16);
1165                 tmp16 |= 0xf;
1166                 pci_write_config_word(pdev, 0x92, tmp16);
1167         }
1168
1169         hpriv->cap = readl(mmio + HOST_CAP);
1170         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
1171         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
1172
1173         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
1174                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
1175
1176         using_dac = hpriv->cap & HOST_CAP_64;
1177         if (using_dac &&
1178             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1179                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1180                 if (rc) {
1181                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1182                         if (rc) {
1183                                 dev_printk(KERN_ERR, &pdev->dev,
1184                                            "64-bit DMA enable failed\n");
1185                                 return rc;
1186                         }
1187                 }
1188         } else {
1189                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1190                 if (rc) {
1191                         dev_printk(KERN_ERR, &pdev->dev,
1192                                    "32-bit DMA enable failed\n");
1193                         return rc;
1194                 }
1195                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1196                 if (rc) {
1197                         dev_printk(KERN_ERR, &pdev->dev,
1198                                    "32-bit consistent DMA enable failed\n");
1199                         return rc;
1200                 }
1201         }
1202
1203         for (i = 0; i < probe_ent->n_ports; i++) {
1204 #if 0 /* BIOSen initialize this incorrectly */
1205                 if (!(hpriv->port_map & (1 << i)))
1206                         continue;
1207 #endif
1208
1209                 port_mmio = ahci_port_base(mmio, i);
1210                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
1211
1212                 ahci_setup_port(&probe_ent->port[i],
1213                                 (unsigned long) mmio, i);
1214
1215                 /* make sure port is not active */
1216                 tmp = readl(port_mmio + PORT_CMD);
1217                 VPRINTK("PORT_CMD 0x%x\n", tmp);
1218                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
1219                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
1220                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
1221                                  PORT_CMD_FIS_RX | PORT_CMD_START);
1222                         writel(tmp, port_mmio + PORT_CMD);
1223                         readl(port_mmio + PORT_CMD); /* flush */
1224
1225                         /* spec says 500 msecs for each bit, so
1226                          * this is slightly incorrect.
1227                          */
1228                         msleep(500);
1229                 }
1230
1231                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
1232
1233                 j = 0;
1234                 while (j < 100) {
1235                         msleep(10);
1236                         tmp = readl(port_mmio + PORT_SCR_STAT);
1237                         if ((tmp & 0xf) == 0x3)
1238                                 break;
1239                         j++;
1240                 }
1241
1242                 tmp = readl(port_mmio + PORT_SCR_ERR);
1243                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
1244                 writel(tmp, port_mmio + PORT_SCR_ERR);
1245
1246                 /* ack any pending irq events for this port */
1247                 tmp = readl(port_mmio + PORT_IRQ_STAT);
1248                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1249                 if (tmp)
1250                         writel(tmp, port_mmio + PORT_IRQ_STAT);
1251
1252                 writel(1 << i, mmio + HOST_IRQ_STAT);
1253         }
1254
1255         tmp = readl(mmio + HOST_CTL);
1256         VPRINTK("HOST_CTL 0x%x\n", tmp);
1257         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
1258         tmp = readl(mmio + HOST_CTL);
1259         VPRINTK("HOST_CTL 0x%x\n", tmp);
1260
1261         pci_set_master(pdev);
1262
1263         return 0;
1264 }
1265
1266 static void ahci_print_info(struct ata_probe_ent *probe_ent)
1267 {
1268         struct ahci_host_priv *hpriv = probe_ent->private_data;
1269         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1270         void __iomem *mmio = probe_ent->mmio_base;
1271         u32 vers, cap, impl, speed;
1272         const char *speed_s;
1273         u16 cc;
1274         const char *scc_s;
1275
1276         vers = readl(mmio + HOST_VERSION);
1277         cap = hpriv->cap;
1278         impl = hpriv->port_map;
1279
1280         speed = (cap >> 20) & 0xf;
1281         if (speed == 1)
1282                 speed_s = "1.5";
1283         else if (speed == 2)
1284                 speed_s = "3";
1285         else
1286                 speed_s = "?";
1287
1288         pci_read_config_word(pdev, 0x0a, &cc);
1289         if (cc == 0x0101)
1290                 scc_s = "IDE";
1291         else if (cc == 0x0106)
1292                 scc_s = "SATA";
1293         else if (cc == 0x0104)
1294                 scc_s = "RAID";
1295         else
1296                 scc_s = "unknown";
1297
1298         dev_printk(KERN_INFO, &pdev->dev,
1299                 "AHCI %02x%02x.%02x%02x "
1300                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1301                 ,
1302
1303                 (vers >> 24) & 0xff,
1304                 (vers >> 16) & 0xff,
1305                 (vers >> 8) & 0xff,
1306                 vers & 0xff,
1307
1308                 ((cap >> 8) & 0x1f) + 1,
1309                 (cap & 0x1f) + 1,
1310                 speed_s,
1311                 impl,
1312                 scc_s);
1313
1314         dev_printk(KERN_INFO, &pdev->dev,
1315                 "flags: "
1316                 "%s%s%s%s%s%s"
1317                 "%s%s%s%s%s%s%s\n"
1318                 ,
1319
1320                 cap & (1 << 31) ? "64bit " : "",
1321                 cap & (1 << 30) ? "ncq " : "",
1322                 cap & (1 << 28) ? "ilck " : "",
1323                 cap & (1 << 27) ? "stag " : "",
1324                 cap & (1 << 26) ? "pm " : "",
1325                 cap & (1 << 25) ? "led " : "",
1326
1327                 cap & (1 << 24) ? "clo " : "",
1328                 cap & (1 << 19) ? "nz " : "",
1329                 cap & (1 << 18) ? "only " : "",
1330                 cap & (1 << 17) ? "pmp " : "",
1331                 cap & (1 << 15) ? "pio " : "",
1332                 cap & (1 << 14) ? "slum " : "",
1333                 cap & (1 << 13) ? "part " : ""
1334                 );
1335 }
1336
1337 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1338 {
1339         static int printed_version;
1340         struct ata_probe_ent *probe_ent = NULL;
1341         struct ahci_host_priv *hpriv;
1342         unsigned long base;
1343         void __iomem *mmio_base;
1344         unsigned int board_idx = (unsigned int) ent->driver_data;
1345         int have_msi, pci_dev_busy = 0;
1346         int rc;
1347
1348         VPRINTK("ENTER\n");
1349
1350         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1351
1352         if (!printed_version++)
1353                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1354
1355         /* JMicron-specific fixup: make sure we're in AHCI mode */
1356         /* This is protected from races with ata_jmicron by the pci probe
1357            locking */
1358         if (pdev->vendor == PCI_VENDOR_ID_JMICRON) {
1359                 /* AHCI enable, AHCI on function 0 */
1360                 pci_write_config_byte(pdev, 0x41, 0xa1);
1361                 /* Function 1 is the PATA controller */
1362                 if (PCI_FUNC(pdev->devfn))
1363                         return -ENODEV;
1364         }
1365
1366         rc = pci_enable_device(pdev);
1367         if (rc)
1368                 return rc;
1369
1370         rc = pci_request_regions(pdev, DRV_NAME);
1371         if (rc) {
1372                 pci_dev_busy = 1;
1373                 goto err_out;
1374         }
1375
1376         if (pci_enable_msi(pdev) == 0)
1377                 have_msi = 1;
1378         else {
1379                 pci_intx(pdev, 1);
1380                 have_msi = 0;
1381         }
1382
1383         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1384         if (probe_ent == NULL) {
1385                 rc = -ENOMEM;
1386                 goto err_out_msi;
1387         }
1388
1389         memset(probe_ent, 0, sizeof(*probe_ent));
1390         probe_ent->dev = pci_dev_to_dev(pdev);
1391         INIT_LIST_HEAD(&probe_ent->node);
1392
1393         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1394         if (mmio_base == NULL) {
1395                 rc = -ENOMEM;
1396                 goto err_out_free_ent;
1397         }
1398         base = (unsigned long) mmio_base;
1399
1400         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1401         if (!hpriv) {
1402                 rc = -ENOMEM;
1403                 goto err_out_iounmap;
1404         }
1405         memset(hpriv, 0, sizeof(*hpriv));
1406
1407         probe_ent->sht          = ahci_port_info[board_idx].sht;
1408         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1409         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1410         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1411         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1412
1413         probe_ent->irq = pdev->irq;
1414         probe_ent->irq_flags = IRQF_SHARED;
1415         probe_ent->mmio_base = mmio_base;
1416         probe_ent->private_data = hpriv;
1417
1418         if (have_msi)
1419                 hpriv->flags |= AHCI_FLAG_MSI;
1420
1421         /* initialize adapter */
1422         rc = ahci_host_init(probe_ent);
1423         if (rc)
1424                 goto err_out_hpriv;
1425
1426         if (!(probe_ent->host_flags & AHCI_FLAG_NO_NCQ) &&
1427             (hpriv->cap & HOST_CAP_NCQ))
1428                 probe_ent->host_flags |= ATA_FLAG_NCQ;
1429
1430         ahci_print_info(probe_ent);
1431
1432         /* FIXME: check ata_device_add return value */
1433         ata_device_add(probe_ent);
1434         kfree(probe_ent);
1435
1436         return 0;
1437
1438 err_out_hpriv:
1439         kfree(hpriv);
1440 err_out_iounmap:
1441         pci_iounmap(pdev, mmio_base);
1442 err_out_free_ent:
1443         kfree(probe_ent);
1444 err_out_msi:
1445         if (have_msi)
1446                 pci_disable_msi(pdev);
1447         else
1448                 pci_intx(pdev, 0);
1449         pci_release_regions(pdev);
1450 err_out:
1451         if (!pci_dev_busy)
1452                 pci_disable_device(pdev);
1453         return rc;
1454 }
1455
1456 static void ahci_remove_one (struct pci_dev *pdev)
1457 {
1458         struct device *dev = pci_dev_to_dev(pdev);
1459         struct ata_host_set *host_set = dev_get_drvdata(dev);
1460         struct ahci_host_priv *hpriv = host_set->private_data;
1461         unsigned int i;
1462         int have_msi;
1463
1464         for (i = 0; i < host_set->n_ports; i++)
1465                 ata_port_detach(host_set->ports[i]);
1466
1467         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1468         free_irq(host_set->irq, host_set);
1469
1470         for (i = 0; i < host_set->n_ports; i++) {
1471                 struct ata_port *ap = host_set->ports[i];
1472
1473                 ata_scsi_release(ap->host);
1474                 scsi_host_put(ap->host);
1475         }
1476
1477         kfree(hpriv);
1478         pci_iounmap(pdev, host_set->mmio_base);
1479         kfree(host_set);
1480
1481         if (have_msi)
1482                 pci_disable_msi(pdev);
1483         else
1484                 pci_intx(pdev, 0);
1485         pci_release_regions(pdev);
1486         pci_disable_device(pdev);
1487         dev_set_drvdata(dev, NULL);
1488 }
1489
1490 static int __init ahci_init(void)
1491 {
1492         return pci_module_init(&ahci_pci_driver);
1493 }
1494
1495 static void __exit ahci_exit(void)
1496 {
1497         pci_unregister_driver(&ahci_pci_driver);
1498 }
1499
1500
1501 MODULE_AUTHOR("Jeff Garzik");
1502 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1503 MODULE_LICENSE("GPL");
1504 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1505 MODULE_VERSION(DRV_VERSION);
1506
1507 module_init(ahci_init);
1508 module_exit(ahci_exit);