SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <asm/unaligned.h>
  19
  20 #include "hw.h"
  21 #include "hw-ops.h"
  22 #include "rc.h"
  23 #include "ar9003_mac.h"
  24
  25 #define ATH9K_CLOCK_RATE_CCK            22
  26 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
  27 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
  28
  29 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  30
  31 MODULE_AUTHOR("Atheros Communications");
  32 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  33 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  34 MODULE_LICENSE("Dual BSD/GPL");
  35
  36 static int __init ath9k_init(void)
  37 {
  38         return 0;
  39 }
  40 module_init(ath9k_init);
  41
  42 static void __exit ath9k_exit(void)
  43 {
  44         return;
  45 }
  46 module_exit(ath9k_exit);
  47
  48 /* Private hardware callbacks */
  49
  50 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  51 {
  52         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  53 }
  54
  55 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  56 {
  57         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  58 }
  59
  60 static bool ath9k_hw_macversion_supported(struct ath_hw *ah)
  61 {
  62         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
  63
  64         return priv_ops->macversion_supported(ah->hw_version.macVersion);
  65 }
  66
  67 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  68                                         struct ath9k_channel *chan)
  69 {
  70         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  71 }
  72
  73 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  74 {
  75         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  76                 return;
  77
  78         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  79 }
  80
  81 /********************/
  82 /* Helper Functions */
  83 /********************/
  84
  85 static u32 ath9k_hw_mac_clks(struct ath_hw *ah, u32 usecs)
  86 {
  87         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  88
  89         if (!ah->curchan) /* should really check for CCK instead */
  90                 return usecs *ATH9K_CLOCK_RATE_CCK;
  91         if (conf->channel->band == IEEE80211_BAND_2GHZ)
  92                 return usecs *ATH9K_CLOCK_RATE_2GHZ_OFDM;
  93         return usecs *ATH9K_CLOCK_RATE_5GHZ_OFDM;
  94 }
  95
  96 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  97 {
  98         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  99
 100         if (conf_is_ht40(conf))
 101                 return ath9k_hw_mac_clks(ah, usecs) * 2;
 102         else
 103                 return ath9k_hw_mac_clks(ah, usecs);
 104 }
 105
 106 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 107 {
 108         int i;
 109
 110         BUG_ON(timeout < AH_TIME_QUANTUM);
 111
 112         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 113                 if ((REG_READ(ah, reg) & mask) == val)
 114                         return true;
 115
 116                 udelay(AH_TIME_QUANTUM);
 117         }
 118
 119         ath_print(ath9k_hw_common(ah), ATH_DBG_ANY,
 120                   "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 121                   timeout, reg, REG_READ(ah, reg), mask, val);
 122
 123         return false;
 124 }
 125 EXPORT_SYMBOL(ath9k_hw_wait);
 126
 127 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 128 {
 129         u32 retval;
 130         int i;
 131
 132         for (i = 0, retval = 0; i < n; i++) {
 133                 retval = (retval << 1) | (val & 1);
 134                 val >>= 1;
 135         }
 136         return retval;
 137 }
 138
 139 bool ath9k_get_channel_edges(struct ath_hw *ah,
 140                              u16 flags, u16 *low,
 141                              u16 *high)
 142 {
 143         struct ath9k_hw_capabilities *pCap = &ah->caps;
 144
 145         if (flags & CHANNEL_5GHZ) {
 146                 *low = pCap->low_5ghz_chan;
 147                 *high = pCap->high_5ghz_chan;
 148                 return true;
 149         }
 150         if ((flags & CHANNEL_2GHZ)) {
 151                 *low = pCap->low_2ghz_chan;
 152                 *high = pCap->high_2ghz_chan;
 153                 return true;
 154         }
 155         return false;
 156 }
 157
 158 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 159                            u8 phy, int kbps,
 160                            u32 frameLen, u16 rateix,
 161                            bool shortPreamble)
 162 {
 163         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 164
 165         if (kbps == 0)
 166                 return 0;
 167
 168         switch (phy) {
 169         case WLAN_RC_PHY_CCK:
 170                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 171                 if (shortPreamble)
 172                         phyTime >>= 1;
 173                 numBits = frameLen << 3;
 174                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 175                 break;
 176         case WLAN_RC_PHY_OFDM:
 177                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 178                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 179                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 180                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 181                         txTime = OFDM_SIFS_TIME_QUARTER
 182                                 + OFDM_PREAMBLE_TIME_QUARTER
 183                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 184                 } else if (ah->curchan &&
 185                            IS_CHAN_HALF_RATE(ah->curchan)) {
 186                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 187                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 188                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 189                         txTime = OFDM_SIFS_TIME_HALF +
 190                                 OFDM_PREAMBLE_TIME_HALF
 191                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 192                 } else {
 193                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 194                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 195                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 196                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 197                                 + (numSymbols * OFDM_SYMBOL_TIME);
 198                 }
 199                 break;
 200         default:
 201                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 202                           "Unknown phy %u (rate ix %u)\n", phy, rateix);
 203                 txTime = 0;
 204                 break;
 205         }
 206
 207         return txTime;
 208 }
 209 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 210
 211 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 212                                   struct ath9k_channel *chan,
 213                                   struct chan_centers *centers)
 214 {
 215         int8_t extoff;
 216
 217         if (!IS_CHAN_HT40(chan)) {
 218                 centers->ctl_center = centers->ext_center =
 219                         centers->synth_center = chan->channel;
 220                 return;
 221         }
 222
 223         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 224             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 225                 centers->synth_center =
 226                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 227                 extoff = 1;
 228         } else {
 229                 centers->synth_center =
 230                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 231                 extoff = -1;
 232         }
 233
 234         centers->ctl_center =
 235                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 236         /* 25 MHz spacing is supported by hw but not on upper layers */
 237         centers->ext_center =
 238                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 239 }
 240
 241 /******************/
 242 /* Chip Revisions */
 243 /******************/
 244
 245 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 246 {
 247         u32 val;
 248
 249         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 250
 251         if (val == 0xFF) {
 252                 val = REG_READ(ah, AR_SREV);
 253                 ah->hw_version.macVersion =
 254                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 255                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 256                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 257         } else {
 258                 if (!AR_SREV_9100(ah))
 259                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 260
 261                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 262
 263                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 264                         ah->is_pciexpress = true;
 265         }
 266 }
 267
 268 /************************************/
 269 /* HW Attach, Detach, Init Routines */
 270 /************************************/
 271
 272 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 273 {
 274         if (AR_SREV_9100(ah))
 275                 return;
 276
 277         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 278         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 279         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 280         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 281         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 282         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 283         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 285         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 286
 287         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 288 }
 289
 290 /* This should work for all families including legacy */
 291 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 292 {
 293         struct ath_common *common = ath9k_hw_common(ah);
 294         u32 regAddr[2] = { AR_STA_ID0 };
 295         u32 regHold[2];
 296         u32 patternData[4] = { 0x55555555,
 297                                0xaaaaaaaa,
 298                                0x66666666,
 299                                0x99999999 };
 300         int i, j, loop_max;
 301
 302         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 303                 loop_max = 2;
 304                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 305         } else
 306                 loop_max = 1;
 307
 308         for (i = 0; i < loop_max; i++) {
 309                 u32 addr = regAddr[i];
 310                 u32 wrData, rdData;
 311
 312                 regHold[i] = REG_READ(ah, addr);
 313                 for (j = 0; j < 0x100; j++) {
 314                         wrData = (j << 16) | j;
 315                         REG_WRITE(ah, addr, wrData);
 316                         rdData = REG_READ(ah, addr);
 317                         if (rdData != wrData) {
 318                                 ath_print(common, ATH_DBG_FATAL,
 319                                           "address test failed "
 320                                           "addr: 0x%08x - wr:0x%08x != "
 321                                           "rd:0x%08x\n",
 322                                           addr, wrData, rdData);
 323                                 return false;
 324                         }
 325                 }
 326                 for (j = 0; j < 4; j++) {
 327                         wrData = patternData[j];
 328                         REG_WRITE(ah, addr, wrData);
 329                         rdData = REG_READ(ah, addr);
 330                         if (wrData != rdData) {
 331                                 ath_print(common, ATH_DBG_FATAL,
 332                                           "address test failed "
 333                                           "addr: 0x%08x - wr:0x%08x != "
 334                                           "rd:0x%08x\n",
 335                                           addr, wrData, rdData);
 336                                 return false;
 337                         }
 338                 }
 339                 REG_WRITE(ah, regAddr[i], regHold[i]);
 340         }
 341         udelay(100);
 342
 343         return true;
 344 }
 345
 346 static void ath9k_hw_init_config(struct ath_hw *ah)
 347 {
 348         int i;
 349
 350         ah->config.dma_beacon_response_time = 2;
 351         ah->config.sw_beacon_response_time = 10;
 352         ah->config.additional_swba_backoff = 0;
 353         ah->config.ack_6mb = 0x0;
 354         ah->config.cwm_ignore_extcca = 0;
 355         ah->config.pcie_powersave_enable = 0;
 356         ah->config.pcie_clock_req = 0;
 357         ah->config.pcie_waen = 0;
 358         ah->config.analog_shiftreg = 1;
 359         ah->config.ofdm_trig_low = 200;
 360         ah->config.ofdm_trig_high = 500;
 361         ah->config.cck_trig_high = 200;
 362         ah->config.cck_trig_low = 100;
 363
 364         /*
 365          * For now ANI is disabled for AR9003, it is still
 366          * being tested.
 367          */
 368         if (!AR_SREV_9300_20_OR_LATER(ah))
 369                 ah->config.enable_ani = 1;
 370
 371         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 372                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 373                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 374         }
 375
 376         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
 377                 ah->config.ht_enable = 1;
 378         else
 379                 ah->config.ht_enable = 0;
 380
 381         ah->config.rx_intr_mitigation = true;
 382
 383         /*
 384          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 385          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 386          * This means we use it for all AR5416 devices, and the few
 387          * minor PCI AR9280 devices out there.
 388          *
 389          * Serialization is required because these devices do not handle
 390          * well the case of two concurrent reads/writes due to the latency
 391          * involved. During one read/write another read/write can be issued
 392          * on another CPU while the previous read/write may still be working
 393          * on our hardware, if we hit this case the hardware poops in a loop.
 394          * We prevent this by serializing reads and writes.
 395          *
 396          * This issue is not present on PCI-Express devices or pre-AR5416
 397          * devices (legacy, 802.11abg).
 398          */
 399         if (num_possible_cpus() > 1)
 400                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 401 }
 402
 403 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 404 {
 405         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 406
 407         regulatory->country_code = CTRY_DEFAULT;
 408         regulatory->power_limit = MAX_RATE_POWER;
 409         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 410
 411         ah->hw_version.magic = AR5416_MAGIC;
 412         ah->hw_version.subvendorid = 0;
 413
 414         ah->ah_flags = 0;
 415         if (!AR_SREV_9100(ah))
 416                 ah->ah_flags = AH_USE_EEPROM;
 417
 418         ah->atim_window = 0;
 419         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE;
 420         ah->beacon_interval = 100;
 421         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 422         ah->slottime = (u32) -1;
 423         ah->globaltxtimeout = (u32) -1;
 424         ah->power_mode = ATH9K_PM_UNDEFINED;
 425 }
 426
 427 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 428 {
 429         struct ath_common *common = ath9k_hw_common(ah);
 430         u32 sum;
 431         int i;
 432         u16 eeval;
 433         u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 434
 435         sum = 0;
 436         for (i = 0; i < 3; i++) {
 437                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 438                 sum += eeval;
 439                 common->macaddr[2 * i] = eeval >> 8;
 440                 common->macaddr[2 * i + 1] = eeval & 0xff;
 441         }
 442         if (sum == 0 || sum == 0xffff * 3)
 443                 return -EADDRNOTAVAIL;
 444
 445         return 0;
 446 }
 447
 448 static int ath9k_hw_post_init(struct ath_hw *ah)
 449 {
 450         int ecode;
 451
 452         if (!AR_SREV_9271(ah)) {
 453                 if (!ath9k_hw_chip_test(ah))
 454                         return -ENODEV;
 455         }
 456
 457         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 458                 ecode = ar9002_hw_rf_claim(ah);
 459                 if (ecode != 0)
 460                         return ecode;
 461         }
 462
 463         ecode = ath9k_hw_eeprom_init(ah);
 464         if (ecode != 0)
 465                 return ecode;
 466
 467         ath_print(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 468                   "Eeprom VER: %d, REV: %d\n",
 469                   ah->eep_ops->get_eeprom_ver(ah),
 470                   ah->eep_ops->get_eeprom_rev(ah));
 471
 472         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 473         if (ecode) {
 474                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
 475                           "Failed allocating banks for "
 476                           "external radio\n");
 477                 return ecode;
 478         }
 479
 480         if (!AR_SREV_9100(ah)) {
 481                 ath9k_hw_ani_setup(ah);
 482                 ath9k_hw_ani_init(ah);
 483         }
 484
 485         return 0;
 486 }
 487
 488 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 489 {
 490         if (AR_SREV_9300_20_OR_LATER(ah))
 491                 ar9003_hw_attach_ops(ah);
 492         else
 493                 ar9002_hw_attach_ops(ah);
 494 }
 495
 496 /* Called for all hardware families */
 497 static int __ath9k_hw_init(struct ath_hw *ah)
 498 {
 499         struct ath_common *common = ath9k_hw_common(ah);
 500         int r = 0;
 501
 502         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 503                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 504
 505         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 506                 ath_print(common, ATH_DBG_FATAL,
 507                           "Couldn't reset chip\n");
 508                 return -EIO;
 509         }
 510
 511         ath9k_hw_init_defaults(ah);
 512         ath9k_hw_init_config(ah);
 513
 514         ath9k_hw_attach_ops(ah);
 515
 516         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 517                 ath_print(common, ATH_DBG_FATAL, "Couldn't wakeup chip\n");
 518                 return -EIO;
 519         }
 520
 521         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 522                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 523                     (AR_SREV_9280(ah) && !ah->is_pciexpress)) {
 524                         ah->config.serialize_regmode =
 525                                 SER_REG_MODE_ON;
 526                 } else {
 527                         ah->config.serialize_regmode =
 528                                 SER_REG_MODE_OFF;
 529                 }
 530         }
 531
 532         ath_print(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 533                 ah->config.serialize_regmode);
 534
 535         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 536                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 537         else
 538                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 539
 540         if (!ath9k_hw_macversion_supported(ah)) {
 541                 ath_print(common, ATH_DBG_FATAL,
 542                           "Mac Chip Rev 0x%02x.%x is not supported by "
 543                           "this driver\n", ah->hw_version.macVersion,
 544                           ah->hw_version.macRev);
 545                 return -EOPNOTSUPP;
 546         }
 547
 548         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 549                 ah->is_pciexpress = false;
 550
 551         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 552         ath9k_hw_init_cal_settings(ah);
 553
 554         ah->ani_function = ATH9K_ANI_ALL;
 555         if (AR_SREV_9280_10_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 556                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 557
 558         ath9k_hw_init_mode_regs(ah);
 559
 560         if (ah->is_pciexpress)
 561                 ath9k_hw_configpcipowersave(ah, 0, 0);
 562         else
 563                 ath9k_hw_disablepcie(ah);
 564
 565         if (!AR_SREV_9300_20_OR_LATER(ah))
 566                 ar9002_hw_cck_chan14_spread(ah);
 567
 568         r = ath9k_hw_post_init(ah);
 569         if (r)
 570                 return r;
 571
 572         ath9k_hw_init_mode_gain_regs(ah);
 573         r = ath9k_hw_fill_cap_info(ah);
 574         if (r)
 575                 return r;
 576
 577         r = ath9k_hw_init_macaddr(ah);
 578         if (r) {
 579                 ath_print(common, ATH_DBG_FATAL,
 580                           "Failed to initialize MAC address\n");
 581                 return r;
 582         }
 583
 584         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 585                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 586         else
 587                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 588
 589         if (AR_SREV_9300_20_OR_LATER(ah))
 590                 ar9003_hw_set_nf_limits(ah);
 591
 592         ath9k_init_nfcal_hist_buffer(ah);
 593
 594         common->state = ATH_HW_INITIALIZED;
 595
 596         return 0;
 597 }
 598
 599 int ath9k_hw_init(struct ath_hw *ah)
 600 {
 601         int ret;
 602         struct ath_common *common = ath9k_hw_common(ah);
 603
 604         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 605         switch (ah->hw_version.devid) {
 606         case AR5416_DEVID_PCI:
 607         case AR5416_DEVID_PCIE:
 608         case AR5416_AR9100_DEVID:
 609         case AR9160_DEVID_PCI:
 610         case AR9280_DEVID_PCI:
 611         case AR9280_DEVID_PCIE:
 612         case AR9285_DEVID_PCIE:
 613         case AR9287_DEVID_PCI:
 614         case AR9287_DEVID_PCIE:
 615         case AR2427_DEVID_PCIE:
 616         case AR9300_DEVID_PCIE:
 617                 break;
 618         default:
 619                 if (common->bus_ops->ath_bus_type == ATH_USB)
 620                         break;
 621                 ath_print(common, ATH_DBG_FATAL,
 622                           "Hardware device ID 0x%04x not supported\n",
 623                           ah->hw_version.devid);
 624                 return -EOPNOTSUPP;
 625         }
 626
 627         ret = __ath9k_hw_init(ah);
 628         if (ret) {
 629                 ath_print(common, ATH_DBG_FATAL,
 630                           "Unable to initialize hardware; "
 631                           "initialization status: %d\n", ret);
 632                 return ret;
 633         }
 634
 635         return 0;
 636 }
 637 EXPORT_SYMBOL(ath9k_hw_init);
 638
 639 static void ath9k_hw_init_qos(struct ath_hw *ah)
 640 {
 641         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 642         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 643
 644         REG_WRITE(ah, AR_QOS_NO_ACK,
 645                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 646                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 647                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 648
 649         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 650         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 651         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 652         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 653         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 654 }
 655
 656 static void ath9k_hw_init_pll(struct ath_hw *ah,
 657                               struct ath9k_channel *chan)
 658 {
 659         u32 pll = ath9k_hw_compute_pll_control(ah, chan);
 660
 661         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 662
 663         /* Switch the core clock for ar9271 to 117Mhz */
 664         if (AR_SREV_9271(ah)) {
 665                 udelay(500);
 666                 REG_WRITE(ah, 0x50040, 0x304);
 667         }
 668
 669         udelay(RTC_PLL_SETTLE_DELAY);
 670
 671         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 672 }
 673
 674 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 675                                           enum nl80211_iftype opmode)
 676 {
 677         u32 imr_reg = AR_IMR_TXERR |
 678                 AR_IMR_TXURN |
 679                 AR_IMR_RXERR |
 680                 AR_IMR_RXORN |
 681                 AR_IMR_BCNMISC;
 682
 683         if (AR_SREV_9300_20_OR_LATER(ah)) {
 684                 imr_reg |= AR_IMR_RXOK_HP;
 685                 if (ah->config.rx_intr_mitigation)
 686                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 687                 else
 688                         imr_reg |= AR_IMR_RXOK_LP;
 689
 690         } else {
 691                 if (ah->config.rx_intr_mitigation)
 692                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 693                 else
 694                         imr_reg |= AR_IMR_RXOK;
 695         }
 696
 697         if (ah->config.tx_intr_mitigation)
 698                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 699         else
 700                 imr_reg |= AR_IMR_TXOK;
 701
 702         if (opmode == NL80211_IFTYPE_AP)
 703                 imr_reg |= AR_IMR_MIB;
 704
 705         REG_WRITE(ah, AR_IMR, imr_reg);
 706         ah->imrs2_reg |= AR_IMR_S2_GTT;
 707         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 708
 709         if (!AR_SREV_9100(ah)) {
 710                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 711                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 712                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 713         }
 714
 715         if (AR_SREV_9300_20_OR_LATER(ah)) {
 716                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 717                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 718                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 719                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 720         }
 721 }
 722
 723 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 724 {
 725         u32 val = ath9k_hw_mac_to_clks(ah, us);
 726         val = min(val, (u32) 0xFFFF);
 727         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 728 }
 729
 730 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 731 {
 732         u32 val = ath9k_hw_mac_to_clks(ah, us);
 733         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 734         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 735 }
 736
 737 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 738 {
 739         u32 val = ath9k_hw_mac_to_clks(ah, us);
 740         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 741         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 742 }
 743
 744 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 745 {
 746         if (tu > 0xFFFF) {
 747                 ath_print(ath9k_hw_common(ah), ATH_DBG_XMIT,
 748                           "bad global tx timeout %u\n", tu);
 749                 ah->globaltxtimeout = (u32) -1;
 750                 return false;
 751         } else {
 752                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 753                 ah->globaltxtimeout = tu;
 754                 return true;
 755         }
 756 }
 757
 758 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 759 {
 760         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 761         int acktimeout;
 762         int slottime;
 763         int sifstime;
 764
 765         ath_print(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 766                   ah->misc_mode);
 767
 768         if (ah->misc_mode != 0)
 769                 REG_WRITE(ah, AR_PCU_MISC,
 770                           REG_READ(ah, AR_PCU_MISC) | ah->misc_mode);
 771
 772         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 773                 sifstime = 16;
 774         else
 775                 sifstime = 10;
 776
 777         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 778         slottime = ah->slottime + 3 * ah->coverage_class;
 779         acktimeout = slottime + sifstime;
 780
 781         /*
 782          * Workaround for early ACK timeouts, add an offset to match the
 783          * initval's 64us ack timeout value.
 784          * This was initially only meant to work around an issue with delayed
 785          * BA frames in some implementations, but it has been found to fix ACK
 786          * timeout issues in other cases as well.
 787          */
 788         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 789                 acktimeout += 64 - sifstime - ah->slottime;
 790
 791         ath9k_hw_setslottime(ah, slottime);
 792         ath9k_hw_set_ack_timeout(ah, acktimeout);
 793         ath9k_hw_set_cts_timeout(ah, acktimeout);
 794         if (ah->globaltxtimeout != (u32) -1)
 795                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 796 }
 797 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 798
 799 void ath9k_hw_deinit(struct ath_hw *ah)
 800 {
 801         struct ath_common *common = ath9k_hw_common(ah);
 802
 803         if (common->state < ATH_HW_INITIALIZED)
 804                 goto free_hw;
 805
 806         if (!AR_SREV_9100(ah))
 807                 ath9k_hw_ani_disable(ah);
 808
 809         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 810
 811 free_hw:
 812         ath9k_hw_rf_free_ext_banks(ah);
 813 }
 814 EXPORT_SYMBOL(ath9k_hw_deinit);
 815
 816 /*******/
 817 /* INI */
 818 /*******/
 819
 820 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 821 {
 822         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 823
 824         if (IS_CHAN_B(chan))
 825                 ctl |= CTL_11B;
 826         else if (IS_CHAN_G(chan))
 827                 ctl |= CTL_11G;
 828         else
 829                 ctl |= CTL_11A;
 830
 831         return ctl;
 832 }
 833
 834 /****************************************/
 835 /* Reset and Channel Switching Routines */
 836 /****************************************/
 837
 838 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 839 {
 840         struct ath_common *common = ath9k_hw_common(ah);
 841         u32 regval;
 842
 843         /*
 844          * set AHB_MODE not to do cacheline prefetches
 845         */
 846         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 847                 regval = REG_READ(ah, AR_AHB_MODE);
 848                 REG_WRITE(ah, AR_AHB_MODE, regval | AR_AHB_PREFETCH_RD_EN);
 849         }
 850
 851         /*
 852          * let mac dma reads be in 128 byte chunks
 853          */
 854         regval = REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK;
 855         REG_WRITE(ah, AR_TXCFG, regval | AR_TXCFG_DMASZ_128B);
 856
 857         /*
 858          * Restore TX Trigger Level to its pre-reset value.
 859          * The initial value depends on whether aggregation is enabled, and is
 860          * adjusted whenever underruns are detected.
 861          */
 862         if (!AR_SREV_9300_20_OR_LATER(ah))
 863                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 864
 865         /*
 866          * let mac dma writes be in 128 byte chunks
 867          */
 868         regval = REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK;
 869         REG_WRITE(ah, AR_RXCFG, regval | AR_RXCFG_DMASZ_128B);
 870
 871         /*
 872          * Setup receive FIFO threshold to hold off TX activities
 873          */
 874         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 875
 876         if (AR_SREV_9300_20_OR_LATER(ah)) {
 877                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 878                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 879
 880                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 881                         ah->caps.rx_status_len);
 882         }
 883
 884         /*
 885          * reduce the number of usable entries in PCU TXBUF to avoid
 886          * wrap around issues.
 887          */
 888         if (AR_SREV_9285(ah)) {
 889                 /* For AR9285 the number of Fifos are reduced to half.
 890                  * So set the usable tx buf size also to half to
 891                  * avoid data/delimiter underruns
 892                  */
 893                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 894                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 895         } else if (!AR_SREV_9271(ah)) {
 896                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 897                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 898         }
 899
 900         if (AR_SREV_9300_20_OR_LATER(ah))
 901                 ath9k_hw_reset_txstatus_ring(ah);
 902 }
 903
 904 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 905 {
 906         u32 val;
 907
 908         val = REG_READ(ah, AR_STA_ID1);
 909         val &= ~(AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC);
 910         switch (opmode) {
 911         case NL80211_IFTYPE_AP:
 912                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_STA_AP
 913                           | AR_STA_ID1_KSRCH_MODE);
 914                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 915                 break;
 916         case NL80211_IFTYPE_ADHOC:
 917         case NL80211_IFTYPE_MESH_POINT:
 918                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_ADHOC
 919                           | AR_STA_ID1_KSRCH_MODE);
 920                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 921                 break;
 922         case NL80211_IFTYPE_STATION:
 923         case NL80211_IFTYPE_MONITOR:
 924                 REG_WRITE(ah, AR_STA_ID1, val | AR_STA_ID1_KSRCH_MODE);
 925                 break;
 926         }
 927 }
 928
 929 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
 930                                    u32 *coef_mantissa, u32 *coef_exponent)
 931 {
 932         u32 coef_exp, coef_man;
 933
 934         for (coef_exp = 31; coef_exp > 0; coef_exp--)
 935                 if ((coef_scaled >> coef_exp) & 0x1)
 936                         break;
 937
 938         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 939
 940         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 941
 942         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 943         *coef_exponent = coef_exp - 16;
 944 }
 945
 946 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
 947 {
 948         u32 rst_flags;
 949         u32 tmpReg;
 950
 951         if (AR_SREV_9100(ah)) {
 952                 u32 val = REG_READ(ah, AR_RTC_DERIVED_CLK);
 953                 val &= ~AR_RTC_DERIVED_CLK_PERIOD;
 954                 val |= SM(1, AR_RTC_DERIVED_CLK_PERIOD);
 955                 REG_WRITE(ah, AR_RTC_DERIVED_CLK, val);
 956                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
 957         }
 958
 959         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
 960                   AR_RTC_FORCE_WAKE_ON_INT);
 961
 962         if (AR_SREV_9100(ah)) {
 963                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
 964                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
 965         } else {
 966                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
 967                 if (tmpReg &
 968                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
 969                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
 970                         u32 val;
 971                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
 972
 973                         val = AR_RC_HOSTIF;
 974                         if (!AR_SREV_9300_20_OR_LATER(ah))
 975                                 val |= AR_RC_AHB;
 976                         REG_WRITE(ah, AR_RC, val);
 977
 978                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
 979                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
 980
 981                 rst_flags = AR_RTC_RC_MAC_WARM;
 982                 if (type == ATH9K_RESET_COLD)
 983                         rst_flags |= AR_RTC_RC_MAC_COLD;
 984         }
 985
 986         REG_WRITE(ah, AR_RTC_RC, rst_flags);
 987         udelay(50);
 988
 989         REG_WRITE(ah, AR_RTC_RC, 0);
 990         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
 991                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
 992                           "RTC stuck in MAC reset\n");
 993                 return false;
 994         }
 995
 996         if (!AR_SREV_9100(ah))
 997                 REG_WRITE(ah, AR_RC, 0);
 998
 999         if (AR_SREV_9100(ah))
1000                 udelay(50);
1001
1002         return true;
1003 }
1004
1005 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1006 {
1007         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1008                   AR_RTC_FORCE_WAKE_ON_INT);
1009
1010         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1011                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1012
1013         REG_WRITE(ah, AR_RTC_RESET, 0);
1014
1015         if (!AR_SREV_9300_20_OR_LATER(ah))
1016                 udelay(2);
1017
1018         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1019                 REG_WRITE(ah, AR_RC, 0);
1020
1021         REG_WRITE(ah, AR_RTC_RESET, 1);
1022
1023         if (!ath9k_hw_wait(ah,
1024                            AR_RTC_STATUS,
1025                            AR_RTC_STATUS_M,
1026                            AR_RTC_STATUS_ON,
1027                            AH_WAIT_TIMEOUT)) {
1028                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
1029                           "RTC not waking up\n");
1030                 return false;
1031         }
1032
1033         ath9k_hw_read_revisions(ah);
1034
1035         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1036 }
1037
1038 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1039 {
1040         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1041                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1042
1043         switch (type) {
1044         case ATH9K_RESET_POWER_ON:
1045                 return ath9k_hw_set_reset_power_on(ah);
1046         case ATH9K_RESET_WARM:
1047         case ATH9K_RESET_COLD:
1048                 return ath9k_hw_set_reset(ah, type);
1049         default:
1050                 return false;
1051         }
1052 }
1053
1054 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1055                                 struct ath9k_channel *chan)
1056 {
1057         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1058                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1059                         return false;
1060         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1061                 return false;
1062
1063         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1064                 return false;
1065
1066         ah->chip_fullsleep = false;
1067         ath9k_hw_init_pll(ah, chan);
1068         ath9k_hw_set_rfmode(ah, chan);
1069
1070         return true;
1071 }
1072
1073 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1074                                     struct ath9k_channel *chan)
1075 {
1076         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1077         struct ath_common *common = ath9k_hw_common(ah);
1078         struct ieee80211_channel *channel = chan->chan;
1079         u32 qnum;
1080         int r;
1081
1082         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1083                 if (ath9k_hw_numtxpending(ah, qnum)) {
1084                         ath_print(common, ATH_DBG_QUEUE,
1085                                   "Transmit frames pending on "
1086                                   "queue %d\n", qnum);
1087                         return false;
1088                 }
1089         }
1090
1091         if (!ath9k_hw_rfbus_req(ah)) {
1092                 ath_print(common, ATH_DBG_FATAL,
1093                           "Could not kill baseband RX\n");
1094                 return false;
1095         }
1096
1097         ath9k_hw_set_channel_regs(ah, chan);
1098
1099         r = ath9k_hw_rf_set_freq(ah, chan);
1100         if (r) {
1101                 ath_print(common, ATH_DBG_FATAL,
1102                           "Failed to set channel\n");
1103                 return false;
1104         }
1105
1106         ah->eep_ops->set_txpower(ah, chan,
1107                              ath9k_regd_get_ctl(regulatory, chan),
1108                              channel->max_antenna_gain * 2,
1109                              channel->max_power * 2,
1110                              min((u32) MAX_RATE_POWER,
1111                              (u32) regulatory->power_limit));
1112
1113         ath9k_hw_rfbus_done(ah);
1114
1115         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1116                 ath9k_hw_set_delta_slope(ah, chan);
1117
1118         ath9k_hw_spur_mitigate_freq(ah, chan);
1119
1120         if (!chan->oneTimeCalsDone)
1121                 chan->oneTimeCalsDone = true;
1122
1123         return true;
1124 }
1125
1126 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1127                     bool bChannelChange)
1128 {
1129         struct ath_common *common = ath9k_hw_common(ah);
1130         u32 saveLedState;
1131         struct ath9k_channel *curchan = ah->curchan;
1132         u32 saveDefAntenna;
1133         u32 macStaId1;
1134         u64 tsf = 0;
1135         int i, r;
1136
1137         ah->txchainmask = common->tx_chainmask;
1138         ah->rxchainmask = common->rx_chainmask;
1139
1140         if (!ah->chip_fullsleep) {
1141                 ath9k_hw_abortpcurecv(ah);
1142                 if (!ath9k_hw_stopdmarecv(ah))
1143                         ath_print(common, ATH_DBG_XMIT,
1144                                 "Failed to stop receive dma\n");
1145         }
1146
1147         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1148                 return -EIO;
1149
1150         if (curchan && !ah->chip_fullsleep)
1151                 ath9k_hw_getnf(ah, curchan);
1152
1153         if (bChannelChange &&
1154             (ah->chip_fullsleep != true) &&
1155             (ah->curchan != NULL) &&
1156             (chan->channel != ah->curchan->channel) &&
1157             ((chan->channelFlags & CHANNEL_ALL) ==
1158              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1159              !(AR_SREV_9280(ah) || IS_CHAN_A_5MHZ_SPACED(chan) ||
1160              IS_CHAN_A_5MHZ_SPACED(ah->curchan))) {
1161
1162                 if (ath9k_hw_channel_change(ah, chan)) {
1163                         ath9k_hw_loadnf(ah, ah->curchan);
1164                         ath9k_hw_start_nfcal(ah);
1165                         return 0;
1166                 }
1167         }
1168
1169         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1170         if (saveDefAntenna == 0)
1171                 saveDefAntenna = 1;
1172
1173         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1174
1175         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1176         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1177                 tsf = ath9k_hw_gettsf64(ah);
1178
1179         saveLedState = REG_READ(ah, AR_CFG_LED) &
1180                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1181                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1182
1183         ath9k_hw_mark_phy_inactive(ah);
1184
1185         /* Only required on the first reset */
1186         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1187                 REG_WRITE(ah,
1188                           AR9271_RESET_POWER_DOWN_CONTROL,
1189                           AR9271_RADIO_RF_RST);
1190                 udelay(50);
1191         }
1192
1193         if (!ath9k_hw_chip_reset(ah, chan)) {
1194                 ath_print(common, ATH_DBG_FATAL, "Chip reset failed\n");
1195                 return -EINVAL;
1196         }
1197
1198         /* Only required on the first reset */
1199         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1200                 ah->htc_reset_init = false;
1201                 REG_WRITE(ah,
1202                           AR9271_RESET_POWER_DOWN_CONTROL,
1203                           AR9271_GATE_MAC_CTL);
1204                 udelay(50);
1205         }
1206
1207         /* Restore TSF */
1208         if (tsf && AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1209                 ath9k_hw_settsf64(ah, tsf);
1210
1211         if (AR_SREV_9280_10_OR_LATER(ah))
1212                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1213
1214         r = ath9k_hw_process_ini(ah, chan);
1215         if (r)
1216                 return r;
1217
1218         /* Setup MFP options for CCMP */
1219         if (AR_SREV_9280_20_OR_LATER(ah)) {
1220                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1221                  * frames when constructing CCMP AAD. */
1222                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1223                               0xc7ff);
1224                 ah->sw_mgmt_crypto = false;
1225         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1226                 /* Disable hardware crypto for management frames */
1227                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1228                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1229                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1230                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1231                 ah->sw_mgmt_crypto = true;
1232         } else
1233                 ah->sw_mgmt_crypto = true;
1234
1235         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1236                 ath9k_hw_set_delta_slope(ah, chan);
1237
1238         ath9k_hw_spur_mitigate_freq(ah, chan);
1239         ah->eep_ops->set_board_values(ah, chan);
1240
1241         ath9k_hw_set_operating_mode(ah, ah->opmode);
1242
1243         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1244         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1245                   | macStaId1
1246                   | AR_STA_ID1_RTS_USE_DEF
1247                   | (ah->config.
1248                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1249                   | ah->sta_id1_defaults);
1250         ath_hw_setbssidmask(common);
1251         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1252         ath9k_hw_write_associd(ah);
1253         REG_WRITE(ah, AR_ISR, ~0);
1254         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1255
1256         r = ath9k_hw_rf_set_freq(ah, chan);
1257         if (r)
1258                 return r;
1259
1260         for (i = 0; i < AR_NUM_DCU; i++)
1261                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1262
1263         ah->intr_txqs = 0;
1264         for (i = 0; i < ah->caps.total_queues; i++)
1265                 ath9k_hw_resettxqueue(ah, i);
1266
1267         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1268         ath9k_hw_init_qos(ah);
1269
1270         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1271                 ath9k_enable_rfkill(ah);
1272
1273         ath9k_hw_init_global_settings(ah);
1274
1275         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1276                 ar9002_hw_enable_async_fifo(ah);
1277                 ar9002_hw_enable_wep_aggregation(ah);
1278         }
1279
1280         REG_WRITE(ah, AR_STA_ID1,
1281                   REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
1282
1283         ath9k_hw_set_dma(ah);
1284
1285         REG_WRITE(ah, AR_OBS, 8);
1286
1287         if (ah->config.rx_intr_mitigation) {
1288                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1289                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1290         }
1291
1292         if (ah->config.tx_intr_mitigation) {
1293                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1294                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1295         }
1296
1297         ath9k_hw_init_bb(ah, chan);
1298
1299         if (!ath9k_hw_init_cal(ah, chan))
1300                 return -EIO;
1301
1302         ath9k_hw_restore_chainmask(ah);
1303         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1304
1305         /*
1306          * For big endian systems turn on swapping for descriptors
1307          */
1308         if (AR_SREV_9100(ah)) {
1309                 u32 mask;
1310                 mask = REG_READ(ah, AR_CFG);
1311                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1312                         ath_print(common, ATH_DBG_RESET,
1313                                 "CFG Byte Swap Set 0x%x\n", mask);
1314                 } else {
1315                         mask =
1316                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1317                         REG_WRITE(ah, AR_CFG, mask);
1318                         ath_print(common, ATH_DBG_RESET,
1319                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1320                 }
1321         } else {
1322                 /* Configure AR9271 target WLAN */
1323                 if (AR_SREV_9271(ah))
1324                         REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1325 #ifdef __BIG_ENDIAN
1326                 else
1327                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1328 #endif
1329         }
1330
1331         if (ah->btcoex_hw.enabled)
1332                 ath9k_hw_btcoex_enable(ah);
1333
1334         if (AR_SREV_9300_20_OR_LATER(ah)) {
1335                 ath9k_hw_loadnf(ah, curchan);
1336                 ath9k_hw_start_nfcal(ah);
1337         }
1338
1339         return 0;
1340 }
1341 EXPORT_SYMBOL(ath9k_hw_reset);
1342
1343 /************************/
1344 /* Key Cache Management */
1345 /************************/
1346
1347 bool ath9k_hw_keyreset(struct ath_hw *ah, u16 entry)
1348 {
1349         u32 keyType;
1350
1351         if (entry >= ah->caps.keycache_size) {
1352                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1353                           "keychache entry %u out of range\n", entry);
1354                 return false;
1355         }
1356
1357         keyType = REG_READ(ah, AR_KEYTABLE_TYPE(entry));
1358
1359         REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), 0);
1360         REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), 0);
1361         REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), 0);
1362         REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), 0);
1363         REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), 0);
1364         REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), AR_KEYTABLE_TYPE_CLR);
1365         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), 0);
1366         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), 0);
1367
1368         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1369                 u16 micentry = entry + 64;
1370
1371                 REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), 0);
1372                 REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1373                 REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), 0);
1374                 REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1375
1376         }
1377
1378         return true;
1379 }
1380 EXPORT_SYMBOL(ath9k_hw_keyreset);
1381
1382 bool ath9k_hw_keysetmac(struct ath_hw *ah, u16 entry, const u8 *mac)
1383 {
1384         u32 macHi, macLo;
1385
1386         if (entry >= ah->caps.keycache_size) {
1387                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1388                           "keychache entry %u out of range\n", entry);
1389                 return false;
1390         }
1391
1392         if (mac != NULL) {
1393                 macHi = (mac[5] << 8) | mac[4];
1394                 macLo = (mac[3] << 24) |
1395                         (mac[2] << 16) |
1396                         (mac[1] << 8) |
1397                         mac[0];
1398                 macLo >>= 1;
1399                 macLo |= (macHi & 1) << 31;
1400                 macHi >>= 1;
1401         } else {
1402                 macLo = macHi = 0;
1403         }
1404         REG_WRITE(ah, AR_KEYTABLE_MAC0(entry), macLo);
1405         REG_WRITE(ah, AR_KEYTABLE_MAC1(entry), macHi | AR_KEYTABLE_VALID);
1406
1407         return true;
1408 }
1409 EXPORT_SYMBOL(ath9k_hw_keysetmac);
1410
1411 bool ath9k_hw_set_keycache_entry(struct ath_hw *ah, u16 entry,
1412                                  const struct ath9k_keyval *k,
1413                                  const u8 *mac)
1414 {
1415         const struct ath9k_hw_capabilities *pCap = &ah->caps;
1416         struct ath_common *common = ath9k_hw_common(ah);
1417         u32 key0, key1, key2, key3, key4;
1418         u32 keyType;
1419
1420         if (entry >= pCap->keycache_size) {
1421                 ath_print(common, ATH_DBG_FATAL,
1422                           "keycache entry %u out of range\n", entry);
1423                 return false;
1424         }
1425
1426         switch (k->kv_type) {
1427         case ATH9K_CIPHER_AES_OCB:
1428                 keyType = AR_KEYTABLE_TYPE_AES;
1429                 break;
1430         case ATH9K_CIPHER_AES_CCM:
1431                 if (!(pCap->hw_caps & ATH9K_HW_CAP_CIPHER_AESCCM)) {
1432                         ath_print(common, ATH_DBG_ANY,
1433                                   "AES-CCM not supported by mac rev 0x%x\n",
1434                                   ah->hw_version.macRev);
1435                         return false;
1436                 }
1437                 keyType = AR_KEYTABLE_TYPE_CCM;
1438                 break;
1439         case ATH9K_CIPHER_TKIP:
1440                 keyType = AR_KEYTABLE_TYPE_TKIP;
1441                 if (ATH9K_IS_MIC_ENABLED(ah)
1442                     && entry + 64 >= pCap->keycache_size) {
1443                         ath_print(common, ATH_DBG_ANY,
1444                                   "entry %u inappropriate for TKIP\n", entry);
1445                         return false;
1446                 }
1447                 break;
1448         case ATH9K_CIPHER_WEP:
1449                 if (k->kv_len < WLAN_KEY_LEN_WEP40) {
1450                         ath_print(common, ATH_DBG_ANY,
1451                                   "WEP key length %u too small\n", k->kv_len);
1452                         return false;
1453                 }
1454                 if (k->kv_len <= WLAN_KEY_LEN_WEP40)
1455                         keyType = AR_KEYTABLE_TYPE_40;
1456                 else if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1457                         keyType = AR_KEYTABLE_TYPE_104;
1458                 else
1459                         keyType = AR_KEYTABLE_TYPE_128;
1460                 break;
1461         case ATH9K_CIPHER_CLR:
1462                 keyType = AR_KEYTABLE_TYPE_CLR;
1463                 break;
1464         default:
1465                 ath_print(common, ATH_DBG_FATAL,
1466                           "cipher %u not supported\n", k->kv_type);
1467                 return false;
1468         }
1469
1470         key0 = get_unaligned_le32(k->kv_val + 0);
1471         key1 = get_unaligned_le16(k->kv_val + 4);
1472         key2 = get_unaligned_le32(k->kv_val + 6);
1473         key3 = get_unaligned_le16(k->kv_val + 10);
1474         key4 = get_unaligned_le32(k->kv_val + 12);
1475         if (k->kv_len <= WLAN_KEY_LEN_WEP104)
1476                 key4 &= 0xff;
1477
1478         /*
1479          * Note: Key cache registers access special memory area that requires
1480          * two 32-bit writes to actually update the values in the internal
1481          * memory. Consequently, the exact order and pairs used here must be
1482          * maintained.
1483          */
1484
1485         if (keyType == AR_KEYTABLE_TYPE_TKIP && ATH9K_IS_MIC_ENABLED(ah)) {
1486                 u16 micentry = entry + 64;
1487
1488                 /*
1489                  * Write inverted key[47:0] first to avoid Michael MIC errors
1490                  * on frames that could be sent or received at the same time.
1491                  * The correct key will be written in the end once everything
1492                  * else is ready.
1493                  */
1494                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), ~key0);
1495                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), ~key1);
1496
1497                 /* Write key[95:48] */
1498                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1499                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1500
1501                 /* Write key[127:96] and key type */
1502                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1503                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1504
1505                 /* Write MAC address for the entry */
1506                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1507
1508                 if (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) {
1509                         /*
1510                          * TKIP uses two key cache entries:
1511                          * Michael MIC TX/RX keys in the same key cache entry
1512                          * (idx = main index + 64):
1513                          * key0 [31:0] = RX key [31:0]
1514                          * key1 [15:0] = TX key [31:16]
1515                          * key1 [31:16] = reserved
1516                          * key2 [31:0] = RX key [63:32]
1517                          * key3 [15:0] = TX key [15:0]
1518                          * key3 [31:16] = reserved
1519                          * key4 [31:0] = TX key [63:32]
1520                          */
1521                         u32 mic0, mic1, mic2, mic3, mic4;
1522
1523                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1524                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1525                         mic1 = get_unaligned_le16(k->kv_txmic + 2) & 0xffff;
1526                         mic3 = get_unaligned_le16(k->kv_txmic + 0) & 0xffff;
1527                         mic4 = get_unaligned_le32(k->kv_txmic + 4);
1528
1529                         /* Write RX[31:0] and TX[31:16] */
1530                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1531                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), mic1);
1532
1533                         /* Write RX[63:32] and TX[15:0] */
1534                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1535                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), mic3);
1536
1537                         /* Write TX[63:32] and keyType(reserved) */
1538                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), mic4);
1539                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1540                                   AR_KEYTABLE_TYPE_CLR);
1541
1542                 } else {
1543                         /*
1544                          * TKIP uses four key cache entries (two for group
1545                          * keys):
1546                          * Michael MIC TX/RX keys are in different key cache
1547                          * entries (idx = main index + 64 for TX and
1548                          * main index + 32 + 96 for RX):
1549                          * key0 [31:0] = TX/RX MIC key [31:0]
1550                          * key1 [31:0] = reserved
1551                          * key2 [31:0] = TX/RX MIC key [63:32]
1552                          * key3 [31:0] = reserved
1553                          * key4 [31:0] = reserved
1554                          *
1555                          * Upper layer code will call this function separately
1556                          * for TX and RX keys when these registers offsets are
1557                          * used.
1558                          */
1559                         u32 mic0, mic2;
1560
1561                         mic0 = get_unaligned_le32(k->kv_mic + 0);
1562                         mic2 = get_unaligned_le32(k->kv_mic + 4);
1563
1564                         /* Write MIC key[31:0] */
1565                         REG_WRITE(ah, AR_KEYTABLE_KEY0(micentry), mic0);
1566                         REG_WRITE(ah, AR_KEYTABLE_KEY1(micentry), 0);
1567
1568                         /* Write MIC key[63:32] */
1569                         REG_WRITE(ah, AR_KEYTABLE_KEY2(micentry), mic2);
1570                         REG_WRITE(ah, AR_KEYTABLE_KEY3(micentry), 0);
1571
1572                         /* Write TX[63:32] and keyType(reserved) */
1573                         REG_WRITE(ah, AR_KEYTABLE_KEY4(micentry), 0);
1574                         REG_WRITE(ah, AR_KEYTABLE_TYPE(micentry),
1575                                   AR_KEYTABLE_TYPE_CLR);
1576                 }
1577
1578                 /* MAC address registers are reserved for the MIC entry */
1579                 REG_WRITE(ah, AR_KEYTABLE_MAC0(micentry), 0);
1580                 REG_WRITE(ah, AR_KEYTABLE_MAC1(micentry), 0);
1581
1582                 /*
1583                  * Write the correct (un-inverted) key[47:0] last to enable
1584                  * TKIP now that all other registers are set with correct
1585                  * values.
1586                  */
1587                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1588                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1589         } else {
1590                 /* Write key[47:0] */
1591                 REG_WRITE(ah, AR_KEYTABLE_KEY0(entry), key0);
1592                 REG_WRITE(ah, AR_KEYTABLE_KEY1(entry), key1);
1593
1594                 /* Write key[95:48] */
1595                 REG_WRITE(ah, AR_KEYTABLE_KEY2(entry), key2);
1596                 REG_WRITE(ah, AR_KEYTABLE_KEY3(entry), key3);
1597
1598                 /* Write key[127:96] and key type */
1599                 REG_WRITE(ah, AR_KEYTABLE_KEY4(entry), key4);
1600                 REG_WRITE(ah, AR_KEYTABLE_TYPE(entry), keyType);
1601
1602                 /* Write MAC address for the entry */
1603                 (void) ath9k_hw_keysetmac(ah, entry, mac);
1604         }
1605
1606         return true;
1607 }
1608 EXPORT_SYMBOL(ath9k_hw_set_keycache_entry);
1609
1610 bool ath9k_hw_keyisvalid(struct ath_hw *ah, u16 entry)
1611 {
1612         if (entry < ah->caps.keycache_size) {
1613                 u32 val = REG_READ(ah, AR_KEYTABLE_MAC1(entry));
1614                 if (val & AR_KEYTABLE_VALID)
1615                         return true;
1616         }
1617         return false;
1618 }
1619 EXPORT_SYMBOL(ath9k_hw_keyisvalid);
1620
1621 /******************************/
1622 /* Power Management (Chipset) */
1623 /******************************/
1624
1625 /*
1626  * Notify Power Mgt is disabled in self-generated frames.
1627  * If requested, force chip to sleep.
1628  */
1629 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1630 {
1631         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1632         if (setChip) {
1633                 /*
1634                  * Clear the RTC force wake bit to allow the
1635                  * mac to go to sleep.
1636                  */
1637                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1638                             AR_RTC_FORCE_WAKE_EN);
1639                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1640                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1641
1642                 /* Shutdown chip. Active low */
1643                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1644                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1645                                     AR_RTC_RESET_EN);
1646         }
1647 }
1648
1649 /*
1650  * Notify Power Management is enabled in self-generating
1651  * frames. If request, set power mode of chip to
1652  * auto/normal.  Duration in units of 128us (1/8 TU).
1653  */
1654 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1655 {
1656         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1657         if (setChip) {
1658                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1659
1660                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1661                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1662                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1663                                   AR_RTC_FORCE_WAKE_ON_INT);
1664                 } else {
1665                         /*
1666                          * Clear the RTC force wake bit to allow the
1667                          * mac to go to sleep.
1668                          */
1669                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1670                                     AR_RTC_FORCE_WAKE_EN);
1671                 }
1672         }
1673 }
1674
1675 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1676 {
1677         u32 val;
1678         int i;
1679
1680         if (setChip) {
1681                 if ((REG_READ(ah, AR_RTC_STATUS) &
1682                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1683                         if (ath9k_hw_set_reset_reg(ah,
1684                                            ATH9K_RESET_POWER_ON) != true) {
1685                                 return false;
1686                         }
1687                         if (!AR_SREV_9300_20_OR_LATER(ah))
1688                                 ath9k_hw_init_pll(ah, NULL);
1689                 }
1690                 if (AR_SREV_9100(ah))
1691                         REG_SET_BIT(ah, AR_RTC_RESET,
1692                                     AR_RTC_RESET_EN);
1693
1694                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1695                             AR_RTC_FORCE_WAKE_EN);
1696                 udelay(50);
1697
1698                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1699                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1700                         if (val == AR_RTC_STATUS_ON)
1701                                 break;
1702                         udelay(50);
1703                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1704                                     AR_RTC_FORCE_WAKE_EN);
1705                 }
1706                 if (i == 0) {
1707                         ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
1708                                   "Failed to wakeup in %uus\n",
1709                                   POWER_UP_TIME / 20);
1710                         return false;
1711                 }
1712         }
1713
1714         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1715
1716         return true;
1717 }
1718
1719 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1720 {
1721         struct ath_common *common = ath9k_hw_common(ah);
1722         int status = true, setChip = true;
1723         static const char *modes[] = {
1724                 "AWAKE",
1725                 "FULL-SLEEP",
1726                 "NETWORK SLEEP",
1727                 "UNDEFINED"
1728         };
1729
1730         if (ah->power_mode == mode)
1731                 return status;
1732
1733         ath_print(common, ATH_DBG_RESET, "%s -> %s\n",
1734                   modes[ah->power_mode], modes[mode]);
1735
1736         switch (mode) {
1737         case ATH9K_PM_AWAKE:
1738                 status = ath9k_hw_set_power_awake(ah, setChip);
1739                 break;
1740         case ATH9K_PM_FULL_SLEEP:
1741                 ath9k_set_power_sleep(ah, setChip);
1742                 ah->chip_fullsleep = true;
1743                 break;
1744         case ATH9K_PM_NETWORK_SLEEP:
1745                 ath9k_set_power_network_sleep(ah, setChip);
1746                 break;
1747         default:
1748                 ath_print(common, ATH_DBG_FATAL,
1749                           "Unknown power mode %u\n", mode);
1750                 return false;
1751         }
1752         ah->power_mode = mode;
1753
1754         return status;
1755 }
1756 EXPORT_SYMBOL(ath9k_hw_setpower);
1757
1758 /*******************/
1759 /* Beacon Handling */
1760 /*******************/
1761
1762 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1763 {
1764         int flags = 0;
1765
1766         ah->beacon_interval = beacon_period;
1767
1768         switch (ah->opmode) {
1769         case NL80211_IFTYPE_STATION:
1770         case NL80211_IFTYPE_MONITOR:
1771                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1772                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, 0xffff);
1773                 REG_WRITE(ah, AR_NEXT_SWBA, 0x7ffff);
1774                 flags |= AR_TBTT_TIMER_EN;
1775                 break;
1776         case NL80211_IFTYPE_ADHOC:
1777         case NL80211_IFTYPE_MESH_POINT:
1778                 REG_SET_BIT(ah, AR_TXCFG,
1779                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1780                 REG_WRITE(ah, AR_NEXT_NDP_TIMER,
1781                           TU_TO_USEC(next_beacon +
1782                                      (ah->atim_window ? ah->
1783                                       atim_window : 1)));
1784                 flags |= AR_NDP_TIMER_EN;
1785         case NL80211_IFTYPE_AP:
1786                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(next_beacon));
1787                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT,
1788                           TU_TO_USEC(next_beacon -
1789                                      ah->config.
1790                                      dma_beacon_response_time));
1791                 REG_WRITE(ah, AR_NEXT_SWBA,
1792                           TU_TO_USEC(next_beacon -
1793                                      ah->config.
1794                                      sw_beacon_response_time));
1795                 flags |=
1796                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1797                 break;
1798         default:
1799                 ath_print(ath9k_hw_common(ah), ATH_DBG_BEACON,
1800                           "%s: unsupported opmode: %d\n",
1801                           __func__, ah->opmode);
1802                 return;
1803                 break;
1804         }
1805
1806         REG_WRITE(ah, AR_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1807         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, TU_TO_USEC(beacon_period));
1808         REG_WRITE(ah, AR_SWBA_PERIOD, TU_TO_USEC(beacon_period));
1809         REG_WRITE(ah, AR_NDP_PERIOD, TU_TO_USEC(beacon_period));
1810
1811         beacon_period &= ~ATH9K_BEACON_ENA;
1812         if (beacon_period & ATH9K_BEACON_RESET_TSF) {
1813                 ath9k_hw_reset_tsf(ah);
1814         }
1815
1816         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1817 }
1818 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1819
1820 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1821                                     const struct ath9k_beacon_state *bs)
1822 {
1823         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1824         struct ath9k_hw_capabilities *pCap = &ah->caps;
1825         struct ath_common *common = ath9k_hw_common(ah);
1826
1827         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1828
1829         REG_WRITE(ah, AR_BEACON_PERIOD,
1830                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1831         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1832                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1833
1834         REG_RMW_FIELD(ah, AR_RSSI_THR,
1835                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1836
1837         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1838
1839         if (bs->bs_sleepduration > beaconintval)
1840                 beaconintval = bs->bs_sleepduration;
1841
1842         dtimperiod = bs->bs_dtimperiod;
1843         if (bs->bs_sleepduration > dtimperiod)
1844                 dtimperiod = bs->bs_sleepduration;
1845
1846         if (beaconintval == dtimperiod)
1847                 nextTbtt = bs->bs_nextdtim;
1848         else
1849                 nextTbtt = bs->bs_nexttbtt;
1850
1851         ath_print(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1852         ath_print(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1853         ath_print(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1854         ath_print(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1855
1856         REG_WRITE(ah, AR_NEXT_DTIM,
1857                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1858         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1859
1860         REG_WRITE(ah, AR_SLEEP1,
1861                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1862                   | AR_SLEEP1_ASSUME_DTIM);
1863
1864         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1865                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1866         else
1867                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1868
1869         REG_WRITE(ah, AR_SLEEP2,
1870                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1871
1872         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1873         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1874
1875         REG_SET_BIT(ah, AR_TIMER_MODE,
1876                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1877                     AR_DTIM_TIMER_EN);
1878
1879         /* TSF Out of Range Threshold */
1880         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1881 }
1882 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1883
1884 /*******************/
1885 /* HW Capabilities */
1886 /*******************/
1887
1888 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1889 {
1890         struct ath9k_hw_capabilities *pCap = &ah->caps;
1891         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1892         struct ath_common *common = ath9k_hw_common(ah);
1893         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1894
1895         u16 capField = 0, eeval;
1896
1897         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1898         regulatory->current_rd = eeval;
1899
1900         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1901         if (AR_SREV_9285_10_OR_LATER(ah))
1902                 eeval |= AR9285_RDEXT_DEFAULT;
1903         regulatory->current_rd_ext = eeval;
1904
1905         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1906
1907         if (ah->opmode != NL80211_IFTYPE_AP &&
1908             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1909                 if (regulatory->current_rd == 0x64 ||
1910                     regulatory->current_rd == 0x65)
1911                         regulatory->current_rd += 5;
1912                 else if (regulatory->current_rd == 0x41)
1913                         regulatory->current_rd = 0x43;
1914                 ath_print(common, ATH_DBG_REGULATORY,
1915                           "regdomain mapped to 0x%x\n", regulatory->current_rd);
1916         }
1917
1918         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1919         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1920                 ath_print(common, ATH_DBG_FATAL,
1921                           "no band has been marked as supported in EEPROM.\n");
1922                 return -EINVAL;
1923         }
1924
1925         bitmap_zero(pCap->wireless_modes, ATH9K_MODE_MAX);
1926
1927         if (eeval & AR5416_OPFLAGS_11A) {
1928                 set_bit(ATH9K_MODE_11A, pCap->wireless_modes);
1929                 if (ah->config.ht_enable) {
1930                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT20))
1931                                 set_bit(ATH9K_MODE_11NA_HT20,
1932                                         pCap->wireless_modes);
1933                         if (!(eeval & AR5416_OPFLAGS_N_5G_HT40)) {
1934                                 set_bit(ATH9K_MODE_11NA_HT40PLUS,
1935                                         pCap->wireless_modes);
1936                                 set_bit(ATH9K_MODE_11NA_HT40MINUS,
1937                                         pCap->wireless_modes);
1938                         }
1939                 }
1940         }
1941
1942         if (eeval & AR5416_OPFLAGS_11G) {
1943                 set_bit(ATH9K_MODE_11G, pCap->wireless_modes);
1944                 if (ah->config.ht_enable) {
1945                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT20))
1946                                 set_bit(ATH9K_MODE_11NG_HT20,
1947                                         pCap->wireless_modes);
1948                         if (!(eeval & AR5416_OPFLAGS_N_2G_HT40)) {
1949                                 set_bit(ATH9K_MODE_11NG_HT40PLUS,
1950                                         pCap->wireless_modes);
1951                                 set_bit(ATH9K_MODE_11NG_HT40MINUS,
1952                                         pCap->wireless_modes);
1953                         }
1954                 }
1955         }
1956
1957         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1958         /*
1959          * For AR9271 we will temporarilly uses the rx chainmax as read from
1960          * the EEPROM.
1961          */
1962         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1963             !(eeval & AR5416_OPFLAGS_11A) &&
1964             !(AR_SREV_9271(ah)))
1965                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1966                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1967         else
1968                 /* Use rx_chainmask from EEPROM. */
1969                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1970
1971         if (!(AR_SREV_9280(ah) && (ah->hw_version.macRev == 0)))
1972                 ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1973
1974         pCap->low_2ghz_chan = 2312;
1975         pCap->high_2ghz_chan = 2732;
1976
1977         pCap->low_5ghz_chan = 4920;
1978         pCap->high_5ghz_chan = 6100;
1979
1980         pCap->hw_caps &= ~ATH9K_HW_CAP_CIPHER_CKIP;
1981         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_TKIP;
1982         pCap->hw_caps |= ATH9K_HW_CAP_CIPHER_AESCCM;
1983
1984         pCap->hw_caps &= ~ATH9K_HW_CAP_MIC_CKIP;
1985         pCap->hw_caps |= ATH9K_HW_CAP_MIC_TKIP;
1986         pCap->hw_caps |= ATH9K_HW_CAP_MIC_AESCCM;
1987
1988         if (ah->config.ht_enable)
1989                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1990         else
1991                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1992
1993         pCap->hw_caps |= ATH9K_HW_CAP_GTT;
1994         pCap->hw_caps |= ATH9K_HW_CAP_VEOL;
1995         pCap->hw_caps |= ATH9K_HW_CAP_BSSIDMASK;
1996         pCap->hw_caps &= ~ATH9K_HW_CAP_MCAST_KEYSEARCH;
1997
1998         if (capField & AR_EEPROM_EEPCAP_MAXQCU)
1999                 pCap->total_queues =
2000                         MS(capField, AR_EEPROM_EEPCAP_MAXQCU);
2001         else
2002                 pCap->total_queues = ATH9K_NUM_TX_QUEUES;
2003
2004         if (capField & AR_EEPROM_EEPCAP_KC_ENTRIES)
2005                 pCap->keycache_size =
2006                         1 << MS(capField, AR_EEPROM_EEPCAP_KC_ENTRIES);
2007         else
2008                 pCap->keycache_size = AR_KEYTABLE_SIZE;
2009
2010         pCap->hw_caps |= ATH9K_HW_CAP_FASTCC;
2011
2012         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
2013                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD >> 1;
2014         else
2015                 pCap->tx_triglevel_max = MAX_TX_FIFO_THRESHOLD;
2016
2017         if (AR_SREV_9271(ah))
2018                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2019         else if (AR_SREV_9285_10_OR_LATER(ah))
2020                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2021         else if (AR_SREV_9280_10_OR_LATER(ah))
2022                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2023         else
2024                 pCap->num_gpio_pins = AR_NUM_GPIO;
2025
2026         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
2027                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
2028                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2029         } else {
2030                 pCap->rts_aggr_limit = (8 * 1024);
2031         }
2032
2033         pCap->hw_caps |= ATH9K_HW_CAP_ENHANCEDPM;
2034
2035 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
2036         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2037         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2038                 ah->rfkill_gpio =
2039                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2040                 ah->rfkill_polarity =
2041                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2042
2043                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2044         }
2045 #endif
2046         if (AR_SREV_9271(ah))
2047                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2048         else
2049                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2050
2051         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2052                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2053         else
2054                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2055
2056         if (regulatory->current_rd_ext & (1 << REG_EXT_JAPAN_MIDBAND)) {
2057                 pCap->reg_cap =
2058                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2059                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN |
2060                         AR_EEPROM_EEREGCAP_EN_KK_U2 |
2061                         AR_EEPROM_EEREGCAP_EN_KK_MIDBAND;
2062         } else {
2063                 pCap->reg_cap =
2064                         AR_EEPROM_EEREGCAP_EN_KK_NEW_11A |
2065                         AR_EEPROM_EEREGCAP_EN_KK_U1_EVEN;
2066         }
2067
2068         /* Advertise midband for AR5416 with FCC midband set in eeprom */
2069         if (regulatory->current_rd_ext & (1 << REG_EXT_FCC_MIDBAND) &&
2070             AR_SREV_5416(ah))
2071                 pCap->reg_cap |= AR_EEPROM_EEREGCAP_EN_FCC_MIDBAND;
2072
2073         pCap->num_antcfg_5ghz =
2074                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_5GHZ);
2075         pCap->num_antcfg_2ghz =
2076                 ah->eep_ops->get_num_ant_config(ah, ATH9K_HAL_FREQ_BAND_2GHZ);
2077
2078         if (AR_SREV_9280_10_OR_LATER(ah) &&
2079             ath9k_hw_btcoex_supported(ah)) {
2080                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
2081                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
2082
2083                 if (AR_SREV_9285(ah)) {
2084                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
2085                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
2086                 } else {
2087                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
2088                 }
2089         } else {
2090                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
2091         }
2092
2093         if (AR_SREV_9300_20_OR_LATER(ah)) {
2094                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_LDPC;
2095                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2096                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2097                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2098                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2099                 pCap->txs_len = sizeof(struct ar9003_txs);
2100         } else {
2101                 pCap->tx_desc_len = sizeof(struct ath_desc);
2102         }
2103
2104         if (AR_SREV_9300_20_OR_LATER(ah))
2105                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2106
2107         return 0;
2108 }
2109
2110 bool ath9k_hw_getcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2111                             u32 capability, u32 *result)
2112 {
2113         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2114         switch (type) {
2115         case ATH9K_CAP_CIPHER:
2116                 switch (capability) {
2117                 case ATH9K_CIPHER_AES_CCM:
2118                 case ATH9K_CIPHER_AES_OCB:
2119                 case ATH9K_CIPHER_TKIP:
2120                 case ATH9K_CIPHER_WEP:
2121                 case ATH9K_CIPHER_MIC:
2122                 case ATH9K_CIPHER_CLR:
2123                         return true;
2124                 default:
2125                         return false;
2126                 }
2127         case ATH9K_CAP_TKIP_MIC:
2128                 switch (capability) {
2129                 case 0:
2130                         return true;
2131                 case 1:
2132                         return (ah->sta_id1_defaults &
2133                                 AR_STA_ID1_CRPT_MIC_ENABLE) ? true :
2134                         false;
2135                 }
2136         case ATH9K_CAP_TKIP_SPLIT:
2137                 return (ah->misc_mode & AR_PCU_MIC_NEW_LOC_ENA) ?
2138                         false : true;
2139         case ATH9K_CAP_MCAST_KEYSRCH:
2140                 switch (capability) {
2141                 case 0:
2142                         return true;
2143                 case 1:
2144                         if (REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_ADHOC) {
2145                                 return false;
2146                         } else {
2147                                 return (ah->sta_id1_defaults &
2148                                         AR_STA_ID1_MCAST_KSRCH) ? true :
2149                                         false;
2150                         }
2151                 }
2152                 return false;
2153         case ATH9K_CAP_TXPOW:
2154                 switch (capability) {
2155                 case 0:
2156                         return 0;
2157                 case 1:
2158                         *result = regulatory->power_limit;
2159                         return 0;
2160                 case 2:
2161                         *result = regulatory->max_power_level;
2162                         return 0;
2163                 case 3:
2164                         *result = regulatory->tp_scale;
2165                         return 0;
2166                 }
2167                 return false;
2168         case ATH9K_CAP_DS:
2169                 return (AR_SREV_9280_20_OR_LATER(ah) &&
2170                         (ah->eep_ops->get_eeprom(ah, EEP_RC_CHAIN_MASK) == 1))
2171                         ? false : true;
2172         default:
2173                 return false;
2174         }
2175 }
2176 EXPORT_SYMBOL(ath9k_hw_getcapability);
2177
2178 bool ath9k_hw_setcapability(struct ath_hw *ah, enum ath9k_capability_type type,
2179                             u32 capability, u32 setting, int *status)
2180 {
2181         switch (type) {
2182         case ATH9K_CAP_TKIP_MIC:
2183                 if (setting)
2184                         ah->sta_id1_defaults |=
2185                                 AR_STA_ID1_CRPT_MIC_ENABLE;
2186                 else
2187                         ah->sta_id1_defaults &=
2188                                 ~AR_STA_ID1_CRPT_MIC_ENABLE;
2189                 return true;
2190         case ATH9K_CAP_MCAST_KEYSRCH:
2191                 if (setting)
2192                         ah->sta_id1_defaults |= AR_STA_ID1_MCAST_KSRCH;
2193                 else
2194                         ah->sta_id1_defaults &= ~AR_STA_ID1_MCAST_KSRCH;
2195                 return true;
2196         default:
2197                 return false;
2198         }
2199 }
2200 EXPORT_SYMBOL(ath9k_hw_setcapability);
2201
2202 /****************************/
2203 /* GPIO / RFKILL / Antennae */
2204 /****************************/
2205
2206 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2207                                          u32 gpio, u32 type)
2208 {
2209         int addr;
2210         u32 gpio_shift, tmp;
2211
2212         if (gpio > 11)
2213                 addr = AR_GPIO_OUTPUT_MUX3;
2214         else if (gpio > 5)
2215                 addr = AR_GPIO_OUTPUT_MUX2;
2216         else
2217                 addr = AR_GPIO_OUTPUT_MUX1;
2218
2219         gpio_shift = (gpio % 6) * 5;
2220
2221         if (AR_SREV_9280_20_OR_LATER(ah)
2222             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2223                 REG_RMW(ah, addr, (type << gpio_shift),
2224                         (0x1f << gpio_shift));
2225         } else {
2226                 tmp = REG_READ(ah, addr);
2227                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2228                 tmp &= ~(0x1f << gpio_shift);
2229                 tmp |= (type << gpio_shift);
2230                 REG_WRITE(ah, addr, tmp);
2231         }
2232 }
2233
2234 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2235 {
2236         u32 gpio_shift;
2237
2238         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2239
2240         gpio_shift = gpio << 1;
2241
2242         REG_RMW(ah,
2243                 AR_GPIO_OE_OUT,
2244                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2245                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2246 }
2247 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2248
2249 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2250 {
2251 #define MS_REG_READ(x, y) \
2252         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2253
2254         if (gpio >= ah->caps.num_gpio_pins)
2255                 return 0xffffffff;
2256
2257         if (AR_SREV_9300_20_OR_LATER(ah))
2258                 return MS_REG_READ(AR9300, gpio) != 0;
2259         else if (AR_SREV_9271(ah))
2260                 return MS_REG_READ(AR9271, gpio) != 0;
2261         else if (AR_SREV_9287_10_OR_LATER(ah))
2262                 return MS_REG_READ(AR9287, gpio) != 0;
2263         else if (AR_SREV_9285_10_OR_LATER(ah))
2264                 return MS_REG_READ(AR9285, gpio) != 0;
2265         else if (AR_SREV_9280_10_OR_LATER(ah))
2266                 return MS_REG_READ(AR928X, gpio) != 0;
2267         else
2268                 return MS_REG_READ(AR, gpio) != 0;
2269 }
2270 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2271
2272 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2273                          u32 ah_signal_type)
2274 {
2275         u32 gpio_shift;
2276
2277         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2278
2279         gpio_shift = 2 * gpio;
2280
2281         REG_RMW(ah,
2282                 AR_GPIO_OE_OUT,
2283                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2284                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2285 }
2286 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2287
2288 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2289 {
2290         if (AR_SREV_9271(ah))
2291                 val = ~val;
2292
2293         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2294                 AR_GPIO_BIT(gpio));
2295 }
2296 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2297
2298 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2299 {
2300         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2301 }
2302 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2303
2304 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2305 {
2306         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2307 }
2308 EXPORT_SYMBOL(ath9k_hw_setantenna);
2309
2310 /*********************/
2311 /* General Operation */
2312 /*********************/
2313
2314 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2315 {
2316         u32 bits = REG_READ(ah, AR_RX_FILTER);
2317         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2318
2319         if (phybits & AR_PHY_ERR_RADAR)
2320                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2321         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2322                 bits |= ATH9K_RX_FILTER_PHYERR;
2323
2324         return bits;
2325 }
2326 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2327
2328 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2329 {
2330         u32 phybits;
2331
2332         REG_WRITE(ah, AR_RX_FILTER, bits);
2333
2334         phybits = 0;
2335         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2336                 phybits |= AR_PHY_ERR_RADAR;
2337         if (bits & ATH9K_RX_FILTER_PHYERR)
2338                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2339         REG_WRITE(ah, AR_PHY_ERR, phybits);
2340
2341         if (phybits)
2342                 REG_WRITE(ah, AR_RXCFG,
2343                           REG_READ(ah, AR_RXCFG) | AR_RXCFG_ZLFDMA);
2344         else
2345                 REG_WRITE(ah, AR_RXCFG,
2346                           REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_ZLFDMA);
2347 }
2348 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2349
2350 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2351 {
2352         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2353                 return false;
2354
2355         ath9k_hw_init_pll(ah, NULL);
2356         return true;
2357 }
2358 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2359
2360 bool ath9k_hw_disable(struct ath_hw *ah)
2361 {
2362         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2363                 return false;
2364
2365         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2366                 return false;
2367
2368         ath9k_hw_init_pll(ah, NULL);
2369         return true;
2370 }
2371 EXPORT_SYMBOL(ath9k_hw_disable);
2372
2373 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit)
2374 {
2375         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2376         struct ath9k_channel *chan = ah->curchan;
2377         struct ieee80211_channel *channel = chan->chan;
2378
2379         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2380
2381         ah->eep_ops->set_txpower(ah, chan,
2382                                  ath9k_regd_get_ctl(regulatory, chan),
2383                                  channel->max_antenna_gain * 2,
2384                                  channel->max_power * 2,
2385                                  min((u32) MAX_RATE_POWER,
2386                                  (u32) regulatory->power_limit));
2387 }
2388 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2389
2390 void ath9k_hw_setmac(struct ath_hw *ah, const u8 *mac)
2391 {
2392         memcpy(ath9k_hw_common(ah)->macaddr, mac, ETH_ALEN);
2393 }
2394 EXPORT_SYMBOL(ath9k_hw_setmac);
2395
2396 void ath9k_hw_setopmode(struct ath_hw *ah)
2397 {
2398         ath9k_hw_set_operating_mode(ah, ah->opmode);
2399 }
2400 EXPORT_SYMBOL(ath9k_hw_setopmode);
2401
2402 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2403 {
2404         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2405         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2406 }
2407 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2408
2409 void ath9k_hw_write_associd(struct ath_hw *ah)
2410 {
2411         struct ath_common *common = ath9k_hw_common(ah);
2412
2413         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2414         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2415                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2416 }
2417 EXPORT_SYMBOL(ath9k_hw_write_associd);
2418
2419 #define ATH9K_MAX_TSF_READ 10
2420
2421 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2422 {
2423         u32 tsf_lower, tsf_upper1, tsf_upper2;
2424         int i;
2425
2426         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2427         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2428                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2429                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2430                 if (tsf_upper2 == tsf_upper1)
2431                         break;
2432                 tsf_upper1 = tsf_upper2;
2433         }
2434
2435         WARN_ON( i == ATH9K_MAX_TSF_READ );
2436
2437         return (((u64)tsf_upper1 << 32) | tsf_lower);
2438 }
2439 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2440
2441 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2442 {
2443         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2444         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2445 }
2446 EXPORT_SYMBOL(ath9k_hw_settsf64);
2447
2448 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2449 {
2450         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2451                            AH_TSF_WRITE_TIMEOUT))
2452                 ath_print(ath9k_hw_common(ah), ATH_DBG_RESET,
2453                           "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2454
2455         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2456 }
2457 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2458
2459 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2460 {
2461         if (setting)
2462                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2463         else
2464                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2465 }
2466 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2467
2468 /*
2469  *  Extend 15-bit time stamp from rx descriptor to
2470  *  a full 64-bit TSF using the current h/w TSF.
2471 */
2472 u64 ath9k_hw_extend_tsf(struct ath_hw *ah, u32 rstamp)
2473 {
2474         u64 tsf;
2475
2476         tsf = ath9k_hw_gettsf64(ah);
2477         if ((tsf & 0x7fff) < rstamp)
2478                 tsf -= 0x8000;
2479         return (tsf & ~0x7fff) | rstamp;
2480 }
2481 EXPORT_SYMBOL(ath9k_hw_extend_tsf);
2482
2483 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2484 {
2485         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2486         u32 macmode;
2487
2488         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2489                 macmode = AR_2040_JOINED_RX_CLEAR;
2490         else
2491                 macmode = 0;
2492
2493         REG_WRITE(ah, AR_2040_MODE, macmode);
2494 }
2495
2496 /* HW Generic timers configuration */
2497
2498 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2499 {
2500         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2501         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2502         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2503         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2504         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2505         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2506         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2507         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2508         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2509         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2510                                 AR_NDP2_TIMER_MODE, 0x0002},
2511         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2512                                 AR_NDP2_TIMER_MODE, 0x0004},
2513         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2514                                 AR_NDP2_TIMER_MODE, 0x0008},
2515         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2516                                 AR_NDP2_TIMER_MODE, 0x0010},
2517         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2518                                 AR_NDP2_TIMER_MODE, 0x0020},
2519         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2520                                 AR_NDP2_TIMER_MODE, 0x0040},
2521         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2522                                 AR_NDP2_TIMER_MODE, 0x0080}
2523 };
2524
2525 /* HW generic timer primitives */
2526
2527 /* compute and clear index of rightmost 1 */
2528 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2529 {
2530         u32 b;
2531
2532         b = *mask;
2533         b &= (0-b);
2534         *mask &= ~b;
2535         b *= debruijn32;
2536         b >>= 27;
2537
2538         return timer_table->gen_timer_index[b];
2539 }
2540
2541 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2542 {
2543         return REG_READ(ah, AR_TSF_L32);
2544 }
2545 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2546
2547 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2548                                           void (*trigger)(void *),
2549                                           void (*overflow)(void *),
2550                                           void *arg,
2551                                           u8 timer_index)
2552 {
2553         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2554         struct ath_gen_timer *timer;
2555
2556         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2557
2558         if (timer == NULL) {
2559                 ath_print(ath9k_hw_common(ah), ATH_DBG_FATAL,
2560                           "Failed to allocate memory"
2561                           "for hw timer[%d]\n", timer_index);
2562                 return NULL;
2563         }
2564
2565         /* allocate a hardware generic timer slot */
2566         timer_table->timers[timer_index] = timer;
2567         timer->index = timer_index;
2568         timer->trigger = trigger;
2569         timer->overflow = overflow;
2570         timer->arg = arg;
2571
2572         return timer;
2573 }
2574 EXPORT_SYMBOL(ath_gen_timer_alloc);
2575
2576 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2577                               struct ath_gen_timer *timer,
2578                               u32 timer_next,
2579                               u32 timer_period)
2580 {
2581         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2582         u32 tsf;
2583
2584         BUG_ON(!timer_period);
2585
2586         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2587
2588         tsf = ath9k_hw_gettsf32(ah);
2589
2590         ath_print(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2591                   "curent tsf %x period %x"
2592                   "timer_next %x\n", tsf, timer_period, timer_next);
2593
2594         /*
2595          * Pull timer_next forward if the current TSF already passed it
2596          * because of software latency
2597          */
2598         if (timer_next < tsf)
2599                 timer_next = tsf + timer_period;
2600
2601         /*
2602          * Program generic timer registers
2603          */
2604         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2605                  timer_next);
2606         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2607                   timer_period);
2608         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2609                     gen_tmr_configuration[timer->index].mode_mask);
2610
2611         /* Enable both trigger and thresh interrupt masks */
2612         REG_SET_BIT(ah, AR_IMR_S5,
2613                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2614                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2615 }
2616 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2617
2618 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2619 {
2620         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2621
2622         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2623                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2624                 return;
2625         }
2626
2627         /* Clear generic timer enable bits. */
2628         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2629                         gen_tmr_configuration[timer->index].mode_mask);
2630
2631         /* Disable both trigger and thresh interrupt masks */
2632         REG_CLR_BIT(ah, AR_IMR_S5,
2633                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2634                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2635
2636         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2637 }
2638 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2639
2640 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2641 {
2642         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2643
2644         /* free the hardware generic timer slot */
2645         timer_table->timers[timer->index] = NULL;
2646         kfree(timer);
2647 }
2648 EXPORT_SYMBOL(ath_gen_timer_free);
2649
2650 /*
2651  * Generic Timer Interrupts handling
2652  */
2653 void ath_gen_timer_isr(struct ath_hw *ah)
2654 {
2655         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2656         struct ath_gen_timer *timer;
2657         struct ath_common *common = ath9k_hw_common(ah);
2658         u32 trigger_mask, thresh_mask, index;
2659
2660         /* get hardware generic timer interrupt status */
2661         trigger_mask = ah->intr_gen_timer_trigger;
2662         thresh_mask = ah->intr_gen_timer_thresh;
2663         trigger_mask &= timer_table->timer_mask.val;
2664         thresh_mask &= timer_table->timer_mask.val;
2665
2666         trigger_mask &= ~thresh_mask;
2667
2668         while (thresh_mask) {
2669                 index = rightmost_index(timer_table, &thresh_mask);
2670                 timer = timer_table->timers[index];
2671                 BUG_ON(!timer);
2672                 ath_print(common, ATH_DBG_HWTIMER,
2673                           "TSF overflow for Gen timer %d\n", index);
2674                 timer->overflow(timer->arg);
2675         }
2676
2677         while (trigger_mask) {
2678                 index = rightmost_index(timer_table, &trigger_mask);
2679                 timer = timer_table->timers[index];
2680                 BUG_ON(!timer);
2681                 ath_print(common, ATH_DBG_HWTIMER,
2682                           "Gen timer[%d] trigger\n", index);
2683                 timer->trigger(timer->arg);
2684         }
2685 }
2686 EXPORT_SYMBOL(ath_gen_timer_isr);
2687
2688 /********/
2689 /* HTC  */
2690 /********/
2691
2692 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2693 {
2694         ah->htc_reset_init = true;
2695 }
2696 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2697
2698 static struct {
2699         u32 version;
2700         const char * name;
2701 } ath_mac_bb_names[] = {
2702         /* Devices with external radios */
2703         { AR_SREV_VERSION_5416_PCI,     "5416" },
2704         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2705         { AR_SREV_VERSION_9100,         "9100" },
2706         { AR_SREV_VERSION_9160,         "9160" },
2707         /* Single-chip solutions */
2708         { AR_SREV_VERSION_9280,         "9280" },
2709         { AR_SREV_VERSION_9285,         "9285" },
2710         { AR_SREV_VERSION_9287,         "9287" },
2711         { AR_SREV_VERSION_9271,         "9271" },
2712         { AR_SREV_VERSION_9300,         "9300" },
2713 };
2714
2715 /* For devices with external radios */
2716 static struct {
2717         u16 version;
2718         const char * name;
2719 } ath_rf_names[] = {
2720         { 0,                            "5133" },
2721         { AR_RAD5133_SREV_MAJOR,        "5133" },
2722         { AR_RAD5122_SREV_MAJOR,        "5122" },
2723         { AR_RAD2133_SREV_MAJOR,        "2133" },
2724         { AR_RAD2122_SREV_MAJOR,        "2122" }
2725 };
2726
2727 /*
2728  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2729  */
2730 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2731 {
2732         int i;
2733
2734         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2735                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2736                         return ath_mac_bb_names[i].name;
2737                 }
2738         }
2739
2740         return "????";
2741 }
2742
2743 /*
2744  * Return the RF name. "????" is returned if the RF is unknown.
2745  * Used for devices with external radios.
2746  */
2747 static const char *ath9k_hw_rf_name(u16 rf_version)
2748 {
2749         int i;
2750
2751         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2752                 if (ath_rf_names[i].version == rf_version) {
2753                         return ath_rf_names[i].name;
2754                 }
2755         }
2756
2757         return "????";
2758 }
2759
2760 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2761 {
2762         int used;
2763
2764         /* chipsets >= AR9280 are single-chip */
2765         if (AR_SREV_9280_10_OR_LATER(ah)) {
2766                 used = snprintf(hw_name, len,
2767                                "Atheros AR%s Rev:%x",
2768                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2769                                ah->hw_version.macRev);
2770         }
2771         else {
2772                 used = snprintf(hw_name, len,
2773                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2774                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2775                                ah->hw_version.macRev,
2776                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2777                                                 AR_RADIO_SREV_MAJOR)),
2778                                ah->hw_version.phyRev);
2779         }
2780
2781         hw_name[used] = '\0';
2782 }
2783 EXPORT_SYMBOL(ath9k_hw_name);