SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37 #include <linux/smc91x.h>
  38
  39 /*
  40  * Define your architecture specific bus configuration parameters here.
  41  */
  42
  43 #if defined(CONFIG_ARCH_LUBBOCK) ||\
  44     defined(CONFIG_MACH_MAINSTONE) ||\
  45     defined(CONFIG_MACH_ZYLONITE) ||\
  46     defined(CONFIG_MACH_LITTLETON) ||\
  47     defined(CONFIG_ARCH_VIPER)
  48
  49 #include <asm/mach-types.h>
  50
  51 /* Now the bus width is specified in the platform data
  52  * pretend here to support all I/O access types
  53  */
  54 #define SMC_CAN_USE_8BIT        1
  55 #define SMC_CAN_USE_16BIT       1
  56 #define SMC_CAN_USE_32BIT       1
  57 #define SMC_NOWAIT              1
  58
  59 #define SMC_IO_SHIFT            (lp->io_shift)
  60
  61 #define SMC_inb(a, r)           readb((a) + (r))
  62 #define SMC_inw(a, r)           readw((a) + (r))
  63 #define SMC_inl(a, r)           readl((a) + (r))
  64 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
  65 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
  66 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  67 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  68 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
  69 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
  70 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
  71
  72 /* We actually can't write halfwords properly if not word aligned */
  73 static inline void SMC_outw(u16 val, void __iomem *ioaddr, int reg)
  74 {
  75         if (machine_is_mainstone() && reg & 2) {
  76                 unsigned int v = val << 16;
  77                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
  78                 writel(v, ioaddr + (reg & ~2));
  79         } else {
  80                 writew(val, ioaddr + reg);
  81         }
  82 }
  83
  84 #elif defined(CONFIG_BLACKFIN)
  85
  86 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_HIGH
  87 #define RPC_LSA_DEFAULT         RPC_LED_100_10
  88 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
  89
  90 # if defined (CONFIG_BFIN561_EZKIT)
  91 #define SMC_CAN_USE_8BIT        0
  92 #define SMC_CAN_USE_16BIT       1
  93 #define SMC_CAN_USE_32BIT       1
  94 #define SMC_IO_SHIFT            0
  95 #define SMC_NOWAIT              1
  96 #define SMC_USE_BFIN_DMA        0
  97
  98
  99 #define SMC_inw(a, r)           readw((a) + (r))
 100 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 101 #define SMC_inl(a, r)           readl((a) + (r))
 102 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 103 #define SMC_outsl(a, r, p, l)   outsl((unsigned long *)((a) + (r)), p, l)
 104 #define SMC_insl(a, r, p, l)    insl ((unsigned long *)((a) + (r)), p, l)
 105 # else
 106 #define SMC_CAN_USE_8BIT        0
 107 #define SMC_CAN_USE_16BIT       1
 108 #define SMC_CAN_USE_32BIT       0
 109 #define SMC_IO_SHIFT            0
 110 #define SMC_NOWAIT              1
 111 #define SMC_USE_BFIN_DMA        0
 112
 113
 114 #define SMC_inw(a, r)           readw((a) + (r))
 115 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 116 #define SMC_outsw(a, r, p, l)   outsw((unsigned long *)((a) + (r)), p, l)
 117 #define SMC_insw(a, r, p, l)    insw ((unsigned long *)((a) + (r)), p, l)
 118 # endif
 119 /* check if the mac in reg is valid */
 120 #define SMC_GET_MAC_ADDR(lp, addr)                              \
 121         do {                                                    \
 122                 unsigned int __v;                               \
 123                 __v = SMC_inw(ioaddr, ADDR0_REG(lp));           \
 124                 addr[0] = __v; addr[1] = __v >> 8;              \
 125                 __v = SMC_inw(ioaddr, ADDR1_REG(lp));           \
 126                 addr[2] = __v; addr[3] = __v >> 8;              \
 127                 __v = SMC_inw(ioaddr, ADDR2_REG(lp));           \
 128                 addr[4] = __v; addr[5] = __v >> 8;              \
 129                 if (*(u32 *)(&addr[0]) == 0xFFFFFFFF) {         \
 130                         random_ether_addr(addr);                \
 131                 }                                               \
 132         } while (0)
 133 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
 134
 135 /* We can only do 16-bit reads and writes in the static memory space. */
 136 #define SMC_CAN_USE_8BIT        0
 137 #define SMC_CAN_USE_16BIT       1
 138 #define SMC_CAN_USE_32BIT       0
 139 #define SMC_NOWAIT              1
 140
 141 #define SMC_IO_SHIFT            0
 142
 143 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
 144 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
 145 #define SMC_insw(a, r, p, l)                                            \
 146         do {                                                            \
 147                 unsigned long __port = (a) + (r);                       \
 148                 u16 *__p = (u16 *)(p);                                  \
 149                 int __l = (l);                                          \
 150                 insw(__port, __p, __l);                                 \
 151                 while (__l > 0) {                                       \
 152                         *__p = swab16(*__p);                            \
 153                         __p++;                                          \
 154                         __l--;                                          \
 155                 }                                                       \
 156         } while (0)
 157 #define SMC_outsw(a, r, p, l)                                           \
 158         do {                                                            \
 159                 unsigned long __port = (a) + (r);                       \
 160                 u16 *__p = (u16 *)(p);                                  \
 161                 int __l = (l);                                          \
 162                 while (__l > 0) {                                       \
 163                         /* Believe it or not, the swab isn't needed. */ \
 164                         outw( /* swab16 */ (*__p++), __port);           \
 165                         __l--;                                          \
 166                 }                                                       \
 167         } while (0)
 168 #define SMC_IRQ_FLAGS           (0)
 169
 170 #elif defined(CONFIG_SA1100_PLEB)
 171 /* We can only do 16-bit reads and writes in the static memory space. */
 172 #define SMC_CAN_USE_8BIT        1
 173 #define SMC_CAN_USE_16BIT       1
 174 #define SMC_CAN_USE_32BIT       0
 175 #define SMC_IO_SHIFT            0
 176 #define SMC_NOWAIT              1
 177
 178 #define SMC_inb(a, r)           readb((a) + (r))
 179 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 180 #define SMC_inw(a, r)           readw((a) + (r))
 181 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 182 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 183 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 184 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 185 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 186
 187 #define SMC_IRQ_FLAGS           (-1)
 188
 189 #elif defined(CONFIG_SA1100_ASSABET)
 190
 191 #include <mach/neponset.h>
 192
 193 /* We can only do 8-bit reads and writes in the static memory space. */
 194 #define SMC_CAN_USE_8BIT        1
 195 #define SMC_CAN_USE_16BIT       0
 196 #define SMC_CAN_USE_32BIT       0
 197 #define SMC_NOWAIT              1
 198
 199 /* The first two address lines aren't connected... */
 200 #define SMC_IO_SHIFT            2
 201
 202 #define SMC_inb(a, r)           readb((a) + (r))
 203 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 204 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 205 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 206 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
 207
 208 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
 209
 210 #define SMC_CAN_USE_8BIT        0
 211 #define SMC_CAN_USE_16BIT       1
 212 #define SMC_CAN_USE_32BIT       0
 213 #define SMC_IO_SHIFT            0
 214 #define SMC_NOWAIT              1
 215
 216 #define SMC_inw(a, r)           readw((a) + (r))
 217 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 218 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 219 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 220
 221 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 222         defined(CONFIG_ARCH_PXA_IDP) || \
 223         defined(CONFIG_ARCH_RAMSES) || \
 224         defined(CONFIG_ARCH_PCM027)
 225
 226 #define SMC_CAN_USE_8BIT        1
 227 #define SMC_CAN_USE_16BIT       1
 228 #define SMC_CAN_USE_32BIT       1
 229 #define SMC_IO_SHIFT            0
 230 #define SMC_NOWAIT              1
 231 #define SMC_USE_PXA_DMA         1
 232
 233 #define SMC_inb(a, r)           readb((a) + (r))
 234 #define SMC_inw(a, r)           readw((a) + (r))
 235 #define SMC_inl(a, r)           readl((a) + (r))
 236 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 237 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 238 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 239 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 240 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
 241
 242 /* We actually can't write halfwords properly if not word aligned */
 243 static inline void
 244 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 245 {
 246         if (reg & 2) {
 247                 unsigned int v = val << 16;
 248                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 249                 writel(v, ioaddr + (reg & ~2));
 250         } else {
 251                 writew(val, ioaddr + reg);
 252         }
 253 }
 254
 255 #elif   defined(CONFIG_ARCH_OMAP)
 256
 257 /* We can only do 16-bit reads and writes in the static memory space. */
 258 #define SMC_CAN_USE_8BIT        0
 259 #define SMC_CAN_USE_16BIT       1
 260 #define SMC_CAN_USE_32BIT       0
 261 #define SMC_IO_SHIFT            0
 262 #define SMC_NOWAIT              1
 263
 264 #define SMC_inw(a, r)           readw((a) + (r))
 265 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 266 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 267 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 268 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
 269
 270 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 271
 272 #define SMC_CAN_USE_8BIT        0
 273 #define SMC_CAN_USE_16BIT       1
 274 #define SMC_CAN_USE_32BIT       0
 275
 276 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 277 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 278 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 279 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 280 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 281 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 282 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 283 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 284 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 285 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 286
 287 #define SMC_IRQ_FLAGS           (0)
 288
 289 #elif   defined(CONFIG_ISA)
 290
 291 #define SMC_CAN_USE_8BIT        1
 292 #define SMC_CAN_USE_16BIT       1
 293 #define SMC_CAN_USE_32BIT       0
 294
 295 #define SMC_inb(a, r)           inb((a) + (r))
 296 #define SMC_inw(a, r)           inw((a) + (r))
 297 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 298 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 299 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 300 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 301
 302 #elif   defined(CONFIG_M32R)
 303
 304 #define SMC_CAN_USE_8BIT        0
 305 #define SMC_CAN_USE_16BIT       1
 306 #define SMC_CAN_USE_32BIT       0
 307
 308 #define SMC_inb(a, r)           inb(((u32)a) + (r))
 309 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 310 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 311 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 312 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 313 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 314
 315 #define SMC_IRQ_FLAGS           (0)
 316
 317 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 318 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 319
 320 #elif   defined(CONFIG_MACH_LPD79520) \
 321      || defined(CONFIG_MACH_LPD7A400) \
 322      || defined(CONFIG_MACH_LPD7A404)
 323
 324 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
 325  * way that the CPU handles chip selects and the way that the SMC chip
 326  * expects the chip select to operate.  Refer to
 327  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
 328  * IOBARRIER is a byte, in order that we read the least-common
 329  * denominator.  It would be wasteful to read 32 bits from an 8-bit
 330  * accessible region.
 331  *
 332  * There is no explicit protection against interrupts intervening
 333  * between the writew and the IOBARRIER.  In SMC ISR there is a
 334  * preamble that performs an IOBARRIER in the extremely unlikely event
 335  * that the driver interrupts itself between a writew to the chip an
 336  * the IOBARRIER that follows *and* the cache is large enough that the
 337  * first off-chip access while handing the interrupt is to the SMC
 338  * chip.  Other devices in the same address space as the SMC chip must
 339  * be aware of the potential for trouble and perform a similar
 340  * IOBARRIER on entry to their ISR.
 341  */
 342
 343 #include <mach/constants.h>     /* IOBARRIER_VIRT */
 344
 345 #define SMC_CAN_USE_8BIT        0
 346 #define SMC_CAN_USE_16BIT       1
 347 #define SMC_CAN_USE_32BIT       0
 348 #define SMC_NOWAIT              0
 349 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
 350
 351 #define SMC_inw(a,r)\
 352    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
 353 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
 354
 355 #define SMC_insw                LPD7_SMC_insw
 356 static inline void LPD7_SMC_insw (unsigned char* a, int r,
 357                                   unsigned char* p, int l)
 358 {
 359         unsigned short* ps = (unsigned short*) p;
 360         while (l-- > 0) {
 361                 *ps++ = readw (a + r);
 362                 LPD7X_IOBARRIER;
 363         }
 364 }
 365
 366 #define SMC_outsw               LPD7_SMC_outsw
 367 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
 368                                    unsigned char* p, int l)
 369 {
 370         unsigned short* ps = (unsigned short*) p;
 371         while (l-- > 0) {
 372                 writew (*ps++, a + r);
 373                 LPD7X_IOBARRIER;
 374         }
 375 }
 376
 377 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
 378
 379 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 380 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 381
 382 #elif defined(CONFIG_SOC_AU1X00)
 383
 384 #include <au1xxx.h>
 385
 386 /* We can only do 16-bit reads and writes in the static memory space. */
 387 #define SMC_CAN_USE_8BIT        0
 388 #define SMC_CAN_USE_16BIT       1
 389 #define SMC_CAN_USE_32BIT       0
 390 #define SMC_IO_SHIFT            0
 391 #define SMC_NOWAIT              1
 392
 393 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
 394 #define SMC_insw(a, r, p, l)    \
 395         do {    \
 396                 unsigned long _a = (unsigned long)((a) + (r)); \
 397                 int _l = (l); \
 398                 u16 *_p = (u16 *)(p); \
 399                 while (_l-- > 0) \
 400                         *_p++ = au_readw(_a); \
 401         } while(0)
 402 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
 403 #define SMC_outsw(a, r, p, l)   \
 404         do {    \
 405                 unsigned long _a = (unsigned long)((a) + (r)); \
 406                 int _l = (l); \
 407                 const u16 *_p = (const u16 *)(p); \
 408                 while (_l-- > 0) \
 409                         au_writew(*_p++ , _a); \
 410         } while(0)
 411
 412 #define SMC_IRQ_FLAGS           (0)
 413
 414 #elif   defined(CONFIG_ARCH_VERSATILE)
 415
 416 #define SMC_CAN_USE_8BIT        1
 417 #define SMC_CAN_USE_16BIT       1
 418 #define SMC_CAN_USE_32BIT       1
 419 #define SMC_NOWAIT              1
 420
 421 #define SMC_inb(a, r)           readb((a) + (r))
 422 #define SMC_inw(a, r)           readw((a) + (r))
 423 #define SMC_inl(a, r)           readl((a) + (r))
 424 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 425 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 426 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 427 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 428 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 429 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
 430
 431 #elif defined(CONFIG_MN10300)
 432
 433 /*
 434  * MN10300/AM33 configuration
 435  */
 436
 437 #include <asm/unit/smc91111.h>
 438
 439 #else
 440
 441 /*
 442  * Default configuration
 443  */
 444
 445 #define SMC_CAN_USE_8BIT        1
 446 #define SMC_CAN_USE_16BIT       1
 447 #define SMC_CAN_USE_32BIT       1
 448 #define SMC_NOWAIT              1
 449
 450 #define SMC_inb(a, r)           readb((a) + (r))
 451 #define SMC_inw(a, r)           readw((a) + (r))
 452 #define SMC_inl(a, r)           readl((a) + (r))
 453 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 454 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 455 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 456 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 457 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 458 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 459 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 460
 461 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 462 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 463
 464 #endif
 465
 466
 467 /* store this information for the driver.. */
 468 struct smc_local {
 469         /*
 470          * If I have to wait until memory is available to send a
 471          * packet, I will store the skbuff here, until I get the
 472          * desired memory.  Then, I'll send it out and free it.
 473          */
 474         struct sk_buff *pending_tx_skb;
 475         struct tasklet_struct tx_task;
 476
 477         /* version/revision of the SMC91x chip */
 478         int     version;
 479
 480         /* Contains the current active transmission mode */
 481         int     tcr_cur_mode;
 482
 483         /* Contains the current active receive mode */
 484         int     rcr_cur_mode;
 485
 486         /* Contains the current active receive/phy mode */
 487         int     rpc_cur_mode;
 488         int     ctl_rfduplx;
 489         int     ctl_rspeed;
 490
 491         u32     msg_enable;
 492         u32     phy_type;
 493         struct mii_if_info mii;
 494
 495         /* work queue */
 496         struct work_struct phy_configure;
 497         struct net_device *dev;
 498         int     work_pending;
 499
 500         spinlock_t lock;
 501
 502 #ifdef CONFIG_ARCH_PXA
 503         /* DMA needs the physical address of the chip */
 504         u_long physaddr;
 505         struct device *device;
 506 #endif
 507         void __iomem *base;
 508         void __iomem *datacs;
 509
 510         /* the low address lines on some platforms aren't connected... */
 511         int     io_shift;
 512
 513         struct smc91x_platdata cfg;
 514 };
 515
 516 #define SMC_8BIT(p)     ((p)->cfg.flags & SMC91X_USE_8BIT)
 517 #define SMC_16BIT(p)    ((p)->cfg.flags & SMC91X_USE_16BIT)
 518 #define SMC_32BIT(p)    ((p)->cfg.flags & SMC91X_USE_32BIT)
 519
 520 #ifdef CONFIG_ARCH_PXA
 521 /*
 522  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 523  * always happening in irq context so no need to worry about races.  TX is
 524  * different and probably not worth it for that reason, and not as critical
 525  * as RX which can overrun memory and lose packets.
 526  */
 527 #include <linux/dma-mapping.h>
 528 #include <asm/dma.h>
 529 #include <mach/pxa-regs.h>
 530
 531 #ifdef SMC_insl
 532 #undef SMC_insl
 533 #define SMC_insl(a, r, p, l) \
 534         smc_pxa_dma_insl(a, lp, r, dev->dma, p, l)
 535 static inline void
 536 smc_pxa_dma_insl(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
 537                  u_char *buf, int len)
 538 {
 539         u_long physaddr = lp->physaddr;
 540         dma_addr_t dmabuf;
 541
 542         /* fallback if no DMA available */
 543         if (dma == (unsigned char)-1) {
 544                 readsl(ioaddr + reg, buf, len);
 545                 return;
 546         }
 547
 548         /* 64 bit alignment is required for memory to memory DMA */
 549         if ((long)buf & 4) {
 550                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 551                 buf += 4;
 552                 len--;
 553         }
 554
 555         len *= 4;
 556         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
 557         DCSR(dma) = DCSR_NODESC;
 558         DTADR(dma) = dmabuf;
 559         DSADR(dma) = physaddr + reg;
 560         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 561                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 562         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 563         while (!(DCSR(dma) & DCSR_STOPSTATE))
 564                 cpu_relax();
 565         DCSR(dma) = 0;
 566         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
 567 }
 568 #endif
 569
 570 #ifdef SMC_insw
 571 #undef SMC_insw
 572 #define SMC_insw(a, r, p, l) \
 573         smc_pxa_dma_insw(a, lp, r, dev->dma, p, l)
 574 static inline void
 575 smc_pxa_dma_insw(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
 576                  u_char *buf, int len)
 577 {
 578         u_long physaddr = lp->physaddr;
 579         dma_addr_t dmabuf;
 580
 581         /* fallback if no DMA available */
 582         if (dma == (unsigned char)-1) {
 583                 readsw(ioaddr + reg, buf, len);
 584                 return;
 585         }
 586
 587         /* 64 bit alignment is required for memory to memory DMA */
 588         while ((long)buf & 6) {
 589                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 590                 buf += 2;
 591                 len--;
 592         }
 593
 594         len *= 2;
 595         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
 596         DCSR(dma) = DCSR_NODESC;
 597         DTADR(dma) = dmabuf;
 598         DSADR(dma) = physaddr + reg;
 599         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 600                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 601         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 602         while (!(DCSR(dma) & DCSR_STOPSTATE))
 603                 cpu_relax();
 604         DCSR(dma) = 0;
 605         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
 606 }
 607 #endif
 608
 609 static void
 610 smc_pxa_dma_irq(int dma, void *dummy)
 611 {
 612         DCSR(dma) = 0;
 613 }
 614 #endif  /* CONFIG_ARCH_PXA */
 615
 616
 617 /*
 618  * Everything a particular hardware setup needs should have been defined
 619  * at this point.  Add stubs for the undefined cases, mainly to avoid
 620  * compilation warnings since they'll be optimized away, or to prevent buggy
 621  * use of them.
 622  */
 623
 624 #if ! SMC_CAN_USE_32BIT
 625 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 626 #define SMC_outl(x, ioaddr, reg)        BUG()
 627 #define SMC_insl(a, r, p, l)            BUG()
 628 #define SMC_outsl(a, r, p, l)           BUG()
 629 #endif
 630
 631 #if !defined(SMC_insl) || !defined(SMC_outsl)
 632 #define SMC_insl(a, r, p, l)            BUG()
 633 #define SMC_outsl(a, r, p, l)           BUG()
 634 #endif
 635
 636 #if ! SMC_CAN_USE_16BIT
 637
 638 /*
 639  * Any 16-bit access is performed with two 8-bit accesses if the hardware
 640  * can't do it directly. Most registers are 16-bit so those are mandatory.
 641  */
 642 #define SMC_outw(x, ioaddr, reg)                                        \
 643         do {                                                            \
 644                 unsigned int __val16 = (x);                             \
 645                 SMC_outb( __val16, ioaddr, reg );                       \
 646                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 647         } while (0)
 648 #define SMC_inw(ioaddr, reg)                                            \
 649         ({                                                              \
 650                 unsigned int __val16;                                   \
 651                 __val16 =  SMC_inb( ioaddr, reg );                      \
 652                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 653                 __val16;                                                \
 654         })
 655
 656 #define SMC_insw(a, r, p, l)            BUG()
 657 #define SMC_outsw(a, r, p, l)           BUG()
 658
 659 #endif
 660
 661 #if !defined(SMC_insw) || !defined(SMC_outsw)
 662 #define SMC_insw(a, r, p, l)            BUG()
 663 #define SMC_outsw(a, r, p, l)           BUG()
 664 #endif
 665
 666 #if ! SMC_CAN_USE_8BIT
 667 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 668 #define SMC_outb(x, ioaddr, reg)        BUG()
 669 #define SMC_insb(a, r, p, l)            BUG()
 670 #define SMC_outsb(a, r, p, l)           BUG()
 671 #endif
 672
 673 #if !defined(SMC_insb) || !defined(SMC_outsb)
 674 #define SMC_insb(a, r, p, l)            BUG()
 675 #define SMC_outsb(a, r, p, l)           BUG()
 676 #endif
 677
 678 #ifndef SMC_CAN_USE_DATACS
 679 #define SMC_CAN_USE_DATACS      0
 680 #endif
 681
 682 #ifndef SMC_IO_SHIFT
 683 #define SMC_IO_SHIFT    0
 684 #endif
 685
 686 #ifndef SMC_IRQ_FLAGS
 687 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 688 #endif
 689
 690 #ifndef SMC_INTERRUPT_PREAMBLE
 691 #define SMC_INTERRUPT_PREAMBLE
 692 #endif
 693
 694
 695 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 696 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 697 #define SMC_DATA_EXTENT (4)
 698
 699 /*
 700  . Bank Select Register:
 701  .
 702  .              yyyy yyyy 0000 00xx
 703  .              xx              = bank number
 704  .              yyyy yyyy       = 0x33, for identification purposes.
 705 */
 706 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 707
 708
 709 // Transmit Control Register
 710 /* BANK 0  */
 711 #define TCR_REG(lp)     SMC_REG(lp, 0x0000, 0)
 712 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 713 #define TCR_LOOP        0x0002  // Controls output pin LBK
 714 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 715 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 716 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 717 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 718 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 719 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 720 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 721 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 722
 723 #define TCR_CLEAR       0       /* do NOTHING */
 724 /* the default settings for the TCR register : */
 725 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 726
 727
 728 // EPH Status Register
 729 /* BANK 0  */
 730 #define EPH_STATUS_REG(lp)      SMC_REG(lp, 0x0002, 0)
 731 #define ES_TX_SUC       0x0001  // Last TX was successful
 732 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 733 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 734 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 735 #define ES_16COL        0x0010  // 16 Collisions Reached
 736 #define ES_SQET         0x0020  // Signal Quality Error Test
 737 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 738 #define ES_TXDEFR       0x0080  // Transmit Deferred
 739 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 740 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 741 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 742 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 743 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 744 #define ES_TXUNRN       0x8000  // Tx Underrun
 745
 746
 747 // Receive Control Register
 748 /* BANK 0  */
 749 #define RCR_REG(lp)             SMC_REG(lp, 0x0004, 0)
 750 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 751 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 752 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 753 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 754 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 755 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 756 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 757 #define RCR_SOFTRST     0x8000  // resets the chip
 758
 759 /* the normal settings for the RCR register : */
 760 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 761 #define RCR_CLEAR       0x0     // set it to a base state
 762
 763
 764 // Counter Register
 765 /* BANK 0  */
 766 #define COUNTER_REG(lp) SMC_REG(lp, 0x0006, 0)
 767
 768
 769 // Memory Information Register
 770 /* BANK 0  */
 771 #define MIR_REG(lp)             SMC_REG(lp, 0x0008, 0)
 772
 773
 774 // Receive/Phy Control Register
 775 /* BANK 0  */
 776 #define RPC_REG(lp)             SMC_REG(lp, 0x000A, 0)
 777 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 778 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 779 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 780 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 781 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 782
 783 #ifndef RPC_LSA_DEFAULT
 784 #define RPC_LSA_DEFAULT RPC_LED_100
 785 #endif
 786 #ifndef RPC_LSB_DEFAULT
 787 #define RPC_LSB_DEFAULT RPC_LED_FD
 788 #endif
 789
 790 #define RPC_DEFAULT (RPC_ANEG | RPC_SPEED | RPC_DPLX)
 791
 792
 793 /* Bank 0 0x0C is reserved */
 794
 795 // Bank Select Register
 796 /* All Banks */
 797 #define BSR_REG         0x000E
 798
 799
 800 // Configuration Reg
 801 /* BANK 1 */
 802 #define CONFIG_REG(lp)  SMC_REG(lp, 0x0000,     1)
 803 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 804 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 805 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 806 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 807
 808 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 809 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 810
 811
 812 // Base Address Register
 813 /* BANK 1 */
 814 #define BASE_REG(lp)    SMC_REG(lp, 0x0002, 1)
 815
 816
 817 // Individual Address Registers
 818 /* BANK 1 */
 819 #define ADDR0_REG(lp)   SMC_REG(lp, 0x0004, 1)
 820 #define ADDR1_REG(lp)   SMC_REG(lp, 0x0006, 1)
 821 #define ADDR2_REG(lp)   SMC_REG(lp, 0x0008, 1)
 822
 823
 824 // General Purpose Register
 825 /* BANK 1 */
 826 #define GP_REG(lp)              SMC_REG(lp, 0x000A, 1)
 827
 828
 829 // Control Register
 830 /* BANK 1 */
 831 #define CTL_REG(lp)             SMC_REG(lp, 0x000C, 1)
 832 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 833 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 834 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 835 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 836 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 837 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 838 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 839 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 840
 841
 842 // MMU Command Register
 843 /* BANK 2 */
 844 #define MMU_CMD_REG(lp) SMC_REG(lp, 0x0000, 2)
 845 #define MC_BUSY         1       // When 1 the last release has not completed
 846 #define MC_NOP          (0<<5)  // No Op
 847 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 848 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 849 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 850 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 851 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 852 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 853 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 854
 855
 856 // Packet Number Register
 857 /* BANK 2 */
 858 #define PN_REG(lp)              SMC_REG(lp, 0x0002, 2)
 859
 860
 861 // Allocation Result Register
 862 /* BANK 2 */
 863 #define AR_REG(lp)              SMC_REG(lp, 0x0003, 2)
 864 #define AR_FAILED       0x80    // Alocation Failed
 865
 866
 867 // TX FIFO Ports Register
 868 /* BANK 2 */
 869 #define TXFIFO_REG(lp)  SMC_REG(lp, 0x0004, 2)
 870 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 871
 872 // RX FIFO Ports Register
 873 /* BANK 2 */
 874 #define RXFIFO_REG(lp)  SMC_REG(lp, 0x0005, 2)
 875 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 876
 877 #define FIFO_REG(lp)    SMC_REG(lp, 0x0004, 2)
 878
 879 // Pointer Register
 880 /* BANK 2 */
 881 #define PTR_REG(lp)             SMC_REG(lp, 0x0006, 2)
 882 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 883 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 884 #define PTR_READ        0x2000 // When 1 the operation is a read
 885
 886
 887 // Data Register
 888 /* BANK 2 */
 889 #define DATA_REG(lp)    SMC_REG(lp, 0x0008, 2)
 890
 891
 892 // Interrupt Status/Acknowledge Register
 893 /* BANK 2 */
 894 #define INT_REG(lp)             SMC_REG(lp, 0x000C, 2)
 895
 896
 897 // Interrupt Mask Register
 898 /* BANK 2 */
 899 #define IM_REG(lp)              SMC_REG(lp, 0x000D, 2)
 900 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 901 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 902 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 903 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 904 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 905 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 906 #define IM_TX_INT       0x02 // Transmit Interrupt
 907 #define IM_RCV_INT      0x01 // Receive Interrupt
 908
 909
 910 // Multicast Table Registers
 911 /* BANK 3 */
 912 #define MCAST_REG1(lp)  SMC_REG(lp, 0x0000, 3)
 913 #define MCAST_REG2(lp)  SMC_REG(lp, 0x0002, 3)
 914 #define MCAST_REG3(lp)  SMC_REG(lp, 0x0004, 3)
 915 #define MCAST_REG4(lp)  SMC_REG(lp, 0x0006, 3)
 916
 917
 918 // Management Interface Register (MII)
 919 /* BANK 3 */
 920 #define MII_REG(lp)             SMC_REG(lp, 0x0008, 3)
 921 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 922 #define MII_MDOE        0x0008 // MII Output Enable
 923 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 924 #define MII_MDI         0x0002 // MII Input, pin MDI
 925 #define MII_MDO         0x0001 // MII Output, pin MDO
 926
 927
 928 // Revision Register
 929 /* BANK 3 */
 930 /* ( hi: chip id   low: rev # ) */
 931 #define REV_REG(lp)             SMC_REG(lp, 0x000A, 3)
 932
 933
 934 // Early RCV Register
 935 /* BANK 3 */
 936 /* this is NOT on SMC9192 */
 937 #define ERCV_REG(lp)    SMC_REG(lp, 0x000C, 3)
 938 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 939 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 940
 941
 942 // External Register
 943 /* BANK 7 */
 944 #define EXT_REG(lp)             SMC_REG(lp, 0x0000, 7)
 945
 946
 947 #define CHIP_9192       3
 948 #define CHIP_9194       4
 949 #define CHIP_9195       5
 950 #define CHIP_9196       6
 951 #define CHIP_91100      7
 952 #define CHIP_91100FD    8
 953 #define CHIP_91111FD    9
 954
 955 static const char * chip_ids[ 16 ] =  {
 956         NULL, NULL, NULL,
 957         /* 3 */ "SMC91C90/91C92",
 958         /* 4 */ "SMC91C94",
 959         /* 5 */ "SMC91C95",
 960         /* 6 */ "SMC91C96",
 961         /* 7 */ "SMC91C100",
 962         /* 8 */ "SMC91C100FD",
 963         /* 9 */ "SMC91C11xFD",
 964         NULL, NULL, NULL,
 965         NULL, NULL, NULL};
 966
 967
 968 /*
 969  . Receive status bits
 970 */
 971 #define RS_ALGNERR      0x8000
 972 #define RS_BRODCAST     0x4000
 973 #define RS_BADCRC       0x2000
 974 #define RS_ODDFRAME     0x1000
 975 #define RS_TOOLONG      0x0800
 976 #define RS_TOOSHORT     0x0400
 977 #define RS_MULTICAST    0x0001
 978 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 979
 980
 981 /*
 982  * PHY IDs
 983  *  LAN83C183 == LAN91C111 Internal PHY
 984  */
 985 #define PHY_LAN83C183   0x0016f840
 986 #define PHY_LAN83C180   0x02821c50
 987
 988 /*
 989  * PHY Register Addresses (LAN91C111 Internal PHY)
 990  *
 991  * Generic PHY registers can be found in <linux/mii.h>
 992  *
 993  * These phy registers are specific to our on-board phy.
 994  */
 995
 996 // PHY Configuration Register 1
 997 #define PHY_CFG1_REG            0x10
 998 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 999 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
1000 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
1001 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
1002 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
1003 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
1004 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
1005 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
1006 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
1007 #define PHY_CFG1_TLVL_MASK      0x003C
1008 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
1009
1010
1011 // PHY Configuration Register 2
1012 #define PHY_CFG2_REG            0x11
1013 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
1014 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
1015 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
1016 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
1017
1018 // PHY Status Output (and Interrupt status) Register
1019 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
1020 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
1021 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
1022 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
1023 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
1024 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
1025 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
1026 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
1027 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
1028 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
1029 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
1030
1031 // PHY Interrupt/Status Mask Register
1032 #define PHY_MASK_REG            0x13    // Interrupt Mask
1033 // Uses the same bit definitions as PHY_INT_REG
1034
1035
1036 /*
1037  * SMC91C96 ethernet config and status registers.
1038  * These are in the "attribute" space.
1039  */
1040 #define ECOR                    0x8000
1041 #define ECOR_RESET              0x80
1042 #define ECOR_LEVEL_IRQ          0x40
1043 #define ECOR_WR_ATTRIB          0x04
1044 #define ECOR_ENABLE             0x01
1045
1046 #define ECSR                    0x8002
1047 #define ECSR_IOIS8              0x20
1048 #define ECSR_PWRDWN             0x04
1049 #define ECSR_INT                0x02
1050
1051 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
1052
1053
1054 /*
1055  * Macros to abstract register access according to the data bus
1056  * capabilities.  Please use those and not the in/out primitives.
1057  * Note: the following macros do *not* select the bank -- this must
1058  * be done separately as needed in the main code.  The SMC_REG() macro
1059  * only uses the bank argument for debugging purposes (when enabled).
1060  *
1061  * Note: despite inline functions being safer, everything leading to this
1062  * should preferably be macros to let BUG() display the line number in
1063  * the core source code since we're interested in the top call site
1064  * not in any inline function location.
1065  */
1066
1067 #if SMC_DEBUG > 0
1068 #define SMC_REG(lp, reg, bank)                                  \
1069         ({                                                              \
1070                 int __b = SMC_CURRENT_BANK(lp);                 \
1071                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
1072                         printk( "%s: bank reg screwed (0x%04x)\n",      \
1073                                 CARDNAME, __b );                        \
1074                         BUG();                                          \
1075                 }                                                       \
1076                 reg<<SMC_IO_SHIFT;                                      \
1077         })
1078 #else
1079 #define SMC_REG(lp, reg, bank)  (reg<<SMC_IO_SHIFT)
1080 #endif
1081
1082 /*
1083  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
1084  * aligned to a 32 bit boundary.  I tell you that does exist!
1085  * Fortunately the affected register accesses can be easily worked around
1086  * since we can write zeroes to the preceeding 16 bits without adverse
1087  * effects and use a 32-bit access.
1088  *
1089  * Enforce it on any 32-bit capable setup for now.
1090  */
1091 #define SMC_MUST_ALIGN_WRITE(lp)        SMC_32BIT(lp)
1092
1093 #define SMC_GET_PN(lp)                                          \
1094         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, PN_REG(lp))) \
1095                                 : (SMC_inw(ioaddr, PN_REG(lp)) & 0xFF))
1096
1097 #define SMC_SET_PN(lp, x)                                               \
1098         do {                                                            \
1099                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1100                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 0, 2));   \
1101                 else if (SMC_8BIT(lp))                          \
1102                         SMC_outb(x, ioaddr, PN_REG(lp));                \
1103                 else                                                    \
1104                         SMC_outw(x, ioaddr, PN_REG(lp));                \
1105         } while (0)
1106
1107 #define SMC_GET_AR(lp)                                          \
1108         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, AR_REG(lp))) \
1109                                 : (SMC_inw(ioaddr, PN_REG(lp)) >> 8))
1110
1111 #define SMC_GET_TXFIFO(lp)                                              \
1112         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, TXFIFO_REG(lp)))     \
1113                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) & 0xFF))
1114
1115 #define SMC_GET_RXFIFO(lp)                                              \
1116         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, RXFIFO_REG(lp)))     \
1117                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) >> 8))
1118
1119 #define SMC_GET_INT(lp)                                         \
1120         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, INT_REG(lp)))        \
1121                                 : (SMC_inw(ioaddr, INT_REG(lp)) & 0xFF))
1122
1123 #define SMC_ACK_INT(lp, x)                                              \
1124         do {                                                            \
1125                 if (SMC_8BIT(lp))                                       \
1126                         SMC_outb(x, ioaddr, INT_REG(lp));               \
1127                 else {                                                  \
1128                         unsigned long __flags;                          \
1129                         int __mask;                                     \
1130                         local_irq_save(__flags);                        \
1131                         __mask = SMC_inw(ioaddr, INT_REG(lp)) & ~0xff; \
1132                         SMC_outw(__mask | (x), ioaddr, INT_REG(lp));    \
1133                         local_irq_restore(__flags);                     \
1134                 }                                                       \
1135         } while (0)
1136
1137 #define SMC_GET_INT_MASK(lp)                                            \
1138         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, IM_REG(lp))) \
1139                                 : (SMC_inw(ioaddr, INT_REG(lp)) >> 8))
1140
1141 #define SMC_SET_INT_MASK(lp, x)                                 \
1142         do {                                                            \
1143                 if (SMC_8BIT(lp))                                       \
1144                         SMC_outb(x, ioaddr, IM_REG(lp));                \
1145                 else                                                    \
1146                         SMC_outw((x) << 8, ioaddr, INT_REG(lp));        \
1147         } while (0)
1148
1149 #define SMC_CURRENT_BANK(lp)    SMC_inw(ioaddr, BANK_SELECT)
1150
1151 #define SMC_SELECT_BANK(lp, x)                                  \
1152         do {                                                            \
1153                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1154                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1155                 else                                                    \
1156                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1157         } while (0)
1158
1159 #define SMC_GET_BASE(lp)                SMC_inw(ioaddr, BASE_REG(lp))
1160
1161 #define SMC_SET_BASE(lp, x)             SMC_outw(x, ioaddr, BASE_REG(lp))
1162
1163 #define SMC_GET_CONFIG(lp)      SMC_inw(ioaddr, CONFIG_REG(lp))
1164
1165 #define SMC_SET_CONFIG(lp, x)   SMC_outw(x, ioaddr, CONFIG_REG(lp))
1166
1167 #define SMC_GET_COUNTER(lp)     SMC_inw(ioaddr, COUNTER_REG(lp))
1168
1169 #define SMC_GET_CTL(lp)         SMC_inw(ioaddr, CTL_REG(lp))
1170
1171 #define SMC_SET_CTL(lp, x)              SMC_outw(x, ioaddr, CTL_REG(lp))
1172
1173 #define SMC_GET_MII(lp)         SMC_inw(ioaddr, MII_REG(lp))
1174
1175 #define SMC_SET_MII(lp, x)              SMC_outw(x, ioaddr, MII_REG(lp))
1176
1177 #define SMC_GET_MIR(lp)         SMC_inw(ioaddr, MIR_REG(lp))
1178
1179 #define SMC_SET_MIR(lp, x)              SMC_outw(x, ioaddr, MIR_REG(lp))
1180
1181 #define SMC_GET_MMU_CMD(lp)     SMC_inw(ioaddr, MMU_CMD_REG(lp))
1182
1183 #define SMC_SET_MMU_CMD(lp, x)  SMC_outw(x, ioaddr, MMU_CMD_REG(lp))
1184
1185 #define SMC_GET_FIFO(lp)                SMC_inw(ioaddr, FIFO_REG(lp))
1186
1187 #define SMC_GET_PTR(lp)         SMC_inw(ioaddr, PTR_REG(lp))
1188
1189 #define SMC_SET_PTR(lp, x)                                              \
1190         do {                                                            \
1191                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1192                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 4, 2));   \
1193                 else                                                    \
1194                         SMC_outw(x, ioaddr, PTR_REG(lp));               \
1195         } while (0)
1196
1197 #define SMC_GET_EPH_STATUS(lp)  SMC_inw(ioaddr, EPH_STATUS_REG(lp))
1198
1199 #define SMC_GET_RCR(lp)         SMC_inw(ioaddr, RCR_REG(lp))
1200
1201 #define SMC_SET_RCR(lp, x)              SMC_outw(x, ioaddr, RCR_REG(lp))
1202
1203 #define SMC_GET_REV(lp)         SMC_inw(ioaddr, REV_REG(lp))
1204
1205 #define SMC_GET_RPC(lp)         SMC_inw(ioaddr, RPC_REG(lp))
1206
1207 #define SMC_SET_RPC(lp, x)                                              \
1208         do {                                                            \
1209                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1210                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 8, 0));   \
1211                 else                                                    \
1212                         SMC_outw(x, ioaddr, RPC_REG(lp));               \
1213         } while (0)
1214
1215 #define SMC_GET_TCR(lp)         SMC_inw(ioaddr, TCR_REG(lp))
1216
1217 #define SMC_SET_TCR(lp, x)              SMC_outw(x, ioaddr, TCR_REG(lp))
1218
1219 #ifndef SMC_GET_MAC_ADDR
1220 #define SMC_GET_MAC_ADDR(lp, addr)                                      \
1221         do {                                                            \
1222                 unsigned int __v;                                       \
1223                 __v = SMC_inw(ioaddr, ADDR0_REG(lp));                   \
1224                 addr[0] = __v; addr[1] = __v >> 8;                      \
1225                 __v = SMC_inw(ioaddr, ADDR1_REG(lp));                   \
1226                 addr[2] = __v; addr[3] = __v >> 8;                      \
1227                 __v = SMC_inw(ioaddr, ADDR2_REG(lp));                   \
1228                 addr[4] = __v; addr[5] = __v >> 8;                      \
1229         } while (0)
1230 #endif
1231
1232 #define SMC_SET_MAC_ADDR(lp, addr)                                      \
1233         do {                                                            \
1234                 SMC_outw(addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG(lp)); \
1235                 SMC_outw(addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG(lp)); \
1236                 SMC_outw(addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG(lp)); \
1237         } while (0)
1238
1239 #define SMC_SET_MCAST(lp, x)                                            \
1240         do {                                                            \
1241                 const unsigned char *mt = (x);                          \
1242                 SMC_outw(mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1(lp)); \
1243                 SMC_outw(mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2(lp)); \
1244                 SMC_outw(mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3(lp)); \
1245                 SMC_outw(mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4(lp)); \
1246         } while (0)
1247
1248 #define SMC_PUT_PKT_HDR(lp, status, length)                             \
1249         do {                                                            \
1250                 if (SMC_32BIT(lp))                                      \
1251                         SMC_outl((status) | (length)<<16, ioaddr,       \
1252                                  DATA_REG(lp));                 \
1253                 else {                                                  \
1254                         SMC_outw(status, ioaddr, DATA_REG(lp)); \
1255                         SMC_outw(length, ioaddr, DATA_REG(lp)); \
1256                 }                                                       \
1257         } while (0)
1258
1259 #define SMC_GET_PKT_HDR(lp, status, length)                             \
1260         do {                                                            \
1261                 if (SMC_32BIT(lp)) {                            \
1262                         unsigned int __val = SMC_inl(ioaddr, DATA_REG(lp)); \
1263                         (status) = __val & 0xffff;                      \
1264                         (length) = __val >> 16;                         \
1265                 } else {                                                \
1266                         (status) = SMC_inw(ioaddr, DATA_REG(lp));       \
1267                         (length) = SMC_inw(ioaddr, DATA_REG(lp));       \
1268                 }                                                       \
1269         } while (0)
1270
1271 #define SMC_PUSH_DATA(lp, p, l)                                 \
1272         do {                                                            \
1273                 if (SMC_32BIT(lp)) {                            \
1274                         void *__ptr = (p);                              \
1275                         int __len = (l);                                \
1276                         void __iomem *__ioaddr = ioaddr;                \
1277                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1278                                 __len -= 2;                             \
1279                                 SMC_outw(*(u16 *)__ptr, ioaddr,         \
1280                                         DATA_REG(lp));          \
1281                                 __ptr += 2;                             \
1282                         }                                               \
1283                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1284                                 __ioaddr = lp->datacs;                  \
1285                         SMC_outsl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1286                         if (__len & 2) {                                \
1287                                 __ptr += (__len & ~3);                  \
1288                                 SMC_outw(*((u16 *)__ptr), ioaddr,       \
1289                                          DATA_REG(lp));         \
1290                         }                                               \
1291                 } else if (SMC_16BIT(lp))                               \
1292                         SMC_outsw(ioaddr, DATA_REG(lp), p, (l) >> 1);   \
1293                 else if (SMC_8BIT(lp))                          \
1294                         SMC_outsb(ioaddr, DATA_REG(lp), p, l);  \
1295         } while (0)
1296
1297 #define SMC_PULL_DATA(lp, p, l)                                 \
1298         do {                                                            \
1299                 if (SMC_32BIT(lp)) {                            \
1300                         void *__ptr = (p);                              \
1301                         int __len = (l);                                \
1302                         void __iomem *__ioaddr = ioaddr;                \
1303                         if ((unsigned long)__ptr & 2) {                 \
1304                                 /*                                      \
1305                                  * We want 32bit alignment here.        \
1306                                  * Since some buses perform a full      \
1307                                  * 32bit fetch even for 16bit data      \
1308                                  * we can't use SMC_inw() here.         \
1309                                  * Back both source (on-chip) and       \
1310                                  * destination pointers of 2 bytes.     \
1311                                  * This is possible since the call to   \
1312                                  * SMC_GET_PKT_HDR() already advanced   \
1313                                  * the source pointer of 4 bytes, and   \
1314                                  * the skb_reserve(skb, 2) advanced     \
1315                                  * the destination pointer of 2 bytes.  \
1316                                  */                                     \
1317                                 __ptr -= 2;                             \
1318                                 __len += 2;                             \
1319                                 SMC_SET_PTR(lp,                 \
1320                                         2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1321                         }                                               \
1322                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1323                                 __ioaddr = lp->datacs;                  \
1324                         __len += 2;                                     \
1325                         SMC_insl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1326                 } else if (SMC_16BIT(lp))                               \
1327                         SMC_insw(ioaddr, DATA_REG(lp), p, (l) >> 1);    \
1328                 else if (SMC_8BIT(lp))                          \
1329                         SMC_insb(ioaddr, DATA_REG(lp), p, l);           \
1330         } while (0)
1331
1332 #endif  /* _SMC91X_H_ */