SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 /*
  27  * TOTEST
  28  *      - speed setting
  29  */
  30
  31 #include <linux/config.h>
  32 #include <linux/crc32.h>
  33 #include <linux/kernel.h>
  34 #include <linux/version.h>
  35 #include <linux/module.h>
  36 #include <linux/netdevice.h>
  37 #include <linux/dma-mapping.h>
  38 #include <linux/etherdevice.h>
  39 #include <linux/ethtool.h>
  40 #include <linux/pci.h>
  41 #include <linux/ip.h>
  42 #include <linux/tcp.h>
  43 #include <linux/in.h>
  44 #include <linux/delay.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/if_vlan.h>
  47 #include <linux/prefetch.h>
  48 #include <linux/mii.h>
  49
  50 #include <asm/irq.h>
  51
  52 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  53 #define SKY2_VLAN_TAG_USED 1
  54 #endif
  55
  56 #include "sky2.h"
  57
  58 #define DRV_NAME                "sky2"
  59 #define DRV_VERSION             "0.13"
  60 #define PFX                     DRV_NAME " "
  61
  62 /*
  63  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  64  * that are organized into three (receive, transmit, status) different rings
  65  * similar to Tigon3. A transmit can require several elements;
  66  * a receive requires one (or two if using 64 bit dma).
  67  */
  68
  69 #define is_ec_a1(hw) \
  70         unlikely((hw)->chip_id == CHIP_ID_YUKON_EC && \
  71                  (hw)->chip_rev == CHIP_REV_YU_EC_A1)
  72
  73 #define RX_LE_SIZE              512
  74 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  75 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  76 #define RX_DEF_PENDING          RX_MAX_PENDING
  77 #define RX_SKB_ALIGN            8
  78
  79 #define TX_RING_SIZE            512
  80 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  81 #define TX_MIN_PENDING          64
  82 #define MAX_SKB_TX_LE           (4 + 2*MAX_SKB_FRAGS)
  83
  84 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  85 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  86 #define ETH_JUMBO_MTU           9000
  87 #define TX_WATCHDOG             (5 * HZ)
  88 #define NAPI_WEIGHT             64
  89 #define PHY_RETRIES             1000
  90
  91 static const u32 default_msg =
  92     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  93     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  94     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  95
  96 static int debug = -1;          /* defaults above */
  97 module_param(debug, int, 0);
  98 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  99
 100 static int copybreak __read_mostly = 256;
 101 module_param(copybreak, int, 0);
 102 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
 103
 104 static const struct pci_device_id sky2_id_table[] = {
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 124         { 0 }
 125 };
 126
 127 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 128
 129 /* Avoid conditionals by using array */
 130 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 131 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 132
 133 /* This driver supports yukon2 chipset only */
 134 static const char *yukon2_name[] = {
 135         "XL",           /* 0xb3 */
 136         "EC Ultra",     /* 0xb4 */
 137         "UNKNOWN",      /* 0xb5 */
 138         "EC",           /* 0xb6 */
 139         "FE",           /* 0xb7 */
 140 };
 141
 142 /* Access to external PHY */
 143 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 144 {
 145         int i;
 146
 147         gma_write16(hw, port, GM_SMI_DATA, val);
 148         gma_write16(hw, port, GM_SMI_CTRL,
 149                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 150
 151         for (i = 0; i < PHY_RETRIES; i++) {
 152                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 153                         return 0;
 154                 udelay(1);
 155         }
 156
 157         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 158         return -ETIMEDOUT;
 159 }
 160
 161 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 162 {
 163         int i;
 164
 165         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 166                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 167
 168         for (i = 0; i < PHY_RETRIES; i++) {
 169                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 170                         *val = gma_read16(hw, port, GM_SMI_DATA);
 171                         return 0;
 172                 }
 173
 174                 udelay(1);
 175         }
 176
 177         return -ETIMEDOUT;
 178 }
 179
 180 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 181 {
 182         u16 v;
 183
 184         if (__gm_phy_read(hw, port, reg, &v) != 0)
 185                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 186         return v;
 187 }
 188
 189 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 190 {
 191         u16 power_control;
 192         u32 reg1;
 193         int vaux;
 194         int ret = 0;
 195
 196         pr_debug("sky2_set_power_state %d\n", state);
 197         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 198
 199         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_PMC, &power_control);
 200         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 201                 (power_control & PCI_PM_CAP_PME_D3cold);
 202
 203         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_CTRL, &power_control);
 204
 205         power_control |= PCI_PM_CTRL_PME_STATUS;
 206         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 207
 208         switch (state) {
 209         case PCI_D0:
 210                 /* switch power to VCC (WA for VAUX problem) */
 211                 sky2_write8(hw, B0_POWER_CTRL,
 212                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 213
 214                 /* disable Core Clock Division, */
 215                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 216
 217                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 218                         /* enable bits are inverted */
 219                         sky2_write8(hw, B2_Y2_CLK_GATE,
 220                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 221                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 222                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 223                 else
 224                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 225
 226                 /* Turn off phy power saving */
 227                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 228                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 229
 230                 /* looks like this XL is back asswards .. */
 231                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 232                         reg1 |= PCI_Y2_PHY1_COMA;
 233                         if (hw->ports > 1)
 234                                 reg1 |= PCI_Y2_PHY2_COMA;
 235                 }
 236                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 237                 break;
 238
 239         case PCI_D3hot:
 240         case PCI_D3cold:
 241                 /* Turn on phy power saving */
 242                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 243                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 244                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 245                 else
 246                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 247                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 248
 249                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 250                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 251                 else
 252                         /* enable bits are inverted */
 253                         sky2_write8(hw, B2_Y2_CLK_GATE,
 254                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 255                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 256                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 257
 258                 /* switch power to VAUX */
 259                 if (vaux && state != PCI_D3cold)
 260                         sky2_write8(hw, B0_POWER_CTRL,
 261                                     (PC_VAUX_ENA | PC_VCC_ENA |
 262                                      PC_VAUX_ON | PC_VCC_OFF));
 263                 break;
 264         default:
 265                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 266                 ret = -1;
 267         }
 268
 269         pci_write_config_byte(hw->pdev, hw->pm_cap + PCI_PM_CTRL, power_control);
 270         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 271         return ret;
 272 }
 273
 274 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 275 {
 276         u16 reg;
 277
 278         /* disable all GMAC IRQ's */
 279         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 280         /* disable PHY IRQs */
 281         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 282
 283         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 284         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 285         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 286         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 287
 288         reg = gma_read16(hw, port, GM_RX_CTRL);
 289         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 290         gma_write16(hw, port, GM_RX_CTRL, reg);
 291 }
 292
 293 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 294 {
 295         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 296         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 297
 298         if (sky2->autoneg == AUTONEG_ENABLE && hw->chip_id != CHIP_ID_YUKON_XL) {
 299                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 300
 301                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 302                            PHY_M_EC_MAC_S_MSK);
 303                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 304
 305                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 306                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 307                 else
 308                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 309
 310                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 311         }
 312
 313         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 314         if (hw->copper) {
 315                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 316                         /* enable automatic crossover */
 317                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 318                 } else {
 319                         /* disable energy detect */
 320                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 321
 322                         /* enable automatic crossover */
 323                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 324
 325                         if (sky2->autoneg == AUTONEG_ENABLE &&
 326                             hw->chip_id == CHIP_ID_YUKON_XL) {
 327                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 328                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 329                         }
 330                 }
 331                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 332         } else {
 333                 /* workaround for deviation #4.88 (CRC errors) */
 334                 /* disable Automatic Crossover */
 335
 336                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 337                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 338
 339                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 340                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 341                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 342                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 343                         ctrl &= ~PHY_M_MAC_MD_MSK;
 344                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 345                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 346
 347                         /* select page 1 to access Fiber registers */
 348                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 349                 }
 350         }
 351
 352         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 353         if (sky2->autoneg == AUTONEG_DISABLE)
 354                 ctrl &= ~PHY_CT_ANE;
 355         else
 356                 ctrl |= PHY_CT_ANE;
 357
 358         ctrl |= PHY_CT_RESET;
 359         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 360
 361         ctrl = 0;
 362         ct1000 = 0;
 363         adv = PHY_AN_CSMA;
 364
 365         if (sky2->autoneg == AUTONEG_ENABLE) {
 366                 if (hw->copper) {
 367                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 368                                 ct1000 |= PHY_M_1000C_AFD;
 369                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 370                                 ct1000 |= PHY_M_1000C_AHD;
 371                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 372                                 adv |= PHY_M_AN_100_FD;
 373                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 374                                 adv |= PHY_M_AN_100_HD;
 375                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 376                                 adv |= PHY_M_AN_10_FD;
 377                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 378                                 adv |= PHY_M_AN_10_HD;
 379                 } else          /* special defines for FIBER (88E1011S only) */
 380                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 381
 382                 /* Set Flow-control capabilities */
 383                 if (sky2->tx_pause && sky2->rx_pause)
 384                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 385                 else if (sky2->rx_pause && !sky2->tx_pause)
 386                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 387                 else if (!sky2->rx_pause && sky2->tx_pause)
 388                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 389
 390                 /* Restart Auto-negotiation */
 391                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 392         } else {
 393                 /* forced speed/duplex settings */
 394                 ct1000 = PHY_M_1000C_MSE;
 395
 396                 if (sky2->duplex == DUPLEX_FULL)
 397                         ctrl |= PHY_CT_DUP_MD;
 398
 399                 switch (sky2->speed) {
 400                 case SPEED_1000:
 401                         ctrl |= PHY_CT_SP1000;
 402                         break;
 403                 case SPEED_100:
 404                         ctrl |= PHY_CT_SP100;
 405                         break;
 406                 }
 407
 408                 ctrl |= PHY_CT_RESET;
 409         }
 410
 411         if (hw->chip_id != CHIP_ID_YUKON_FE)
 412                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 413
 414         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 415         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 416
 417         /* Setup Phy LED's */
 418         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 419         ledover = 0;
 420
 421         switch (hw->chip_id) {
 422         case CHIP_ID_YUKON_FE:
 423                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 424                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 425
 426                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 427
 428                 /* delete ACT LED control bits */
 429                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 430                 /* change ACT LED control to blink mode */
 431                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 432                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 433                 break;
 434
 435         case CHIP_ID_YUKON_XL:
 436                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 437
 438                 /* select page 3 to access LED control register */
 439                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 440
 441                 /* set LED Function Control register */
 442                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, (PHY_M_LEDC_LOS_CTRL(1) |     /* LINK/ACT */
 443                                                            PHY_M_LEDC_INIT_CTRL(7) |    /* 10 Mbps */
 444                                                            PHY_M_LEDC_STA1_CTRL(7) |    /* 100 Mbps */
 445                                                            PHY_M_LEDC_STA0_CTRL(7)));   /* 1000 Mbps */
 446
 447                 /* set Polarity Control register */
 448                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 449                              (PHY_M_POLC_LS1_P_MIX(4) |
 450                               PHY_M_POLC_IS0_P_MIX(4) |
 451                               PHY_M_POLC_LOS_CTRL(2) |
 452                               PHY_M_POLC_INIT_CTRL(2) |
 453                               PHY_M_POLC_STA1_CTRL(2) |
 454                               PHY_M_POLC_STA0_CTRL(2)));
 455
 456                 /* restore page register */
 457                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 458                 break;
 459
 460         default:
 461                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 462                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 463                 /* turn off the Rx LED (LED_RX) */
 464                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 465         }
 466
 467         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 468
 469         if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 470                 /* turn on 100 Mbps LED (LED_LINK100) */
 471                 ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 472         }
 473
 474         if (ledover)
 475                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 476
 477         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 478         if (sky2->autoneg == AUTONEG_ENABLE)
 479                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 480         else
 481                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 482 }
 483
 484 /* Force a renegotiation */
 485 static void sky2_phy_reinit(struct sky2_port *sky2)
 486 {
 487         down(&sky2->phy_sema);
 488         sky2_phy_init(sky2->hw, sky2->port);
 489         up(&sky2->phy_sema);
 490 }
 491
 492 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 493 {
 494         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 495         u16 reg;
 496         int i;
 497         const u8 *addr = hw->dev[port]->dev_addr;
 498
 499         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 500         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 501
 502         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 503
 504         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 505                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 506                 /* clear GMAC 1 Control reset */
 507                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 508                 do {
 509                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 510                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 511                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 512                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 513                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 514         }
 515
 516         if (sky2->autoneg == AUTONEG_DISABLE) {
 517                 reg = gma_read16(hw, port, GM_GP_CTRL);
 518                 reg |= GM_GPCR_AU_ALL_DIS;
 519                 gma_write16(hw, port, GM_GP_CTRL, reg);
 520                 gma_read16(hw, port, GM_GP_CTRL);
 521
 522                 switch (sky2->speed) {
 523                 case SPEED_1000:
 524                         reg |= GM_GPCR_SPEED_1000;
 525                         /* fallthru */
 526                 case SPEED_100:
 527                         reg |= GM_GPCR_SPEED_100;
 528                 }
 529
 530                 if (sky2->duplex == DUPLEX_FULL)
 531                         reg |= GM_GPCR_DUP_FULL;
 532         } else
 533                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 534
 535         if (!sky2->tx_pause && !sky2->rx_pause) {
 536                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 537                 reg |=
 538                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 539         } else if (sky2->tx_pause && !sky2->rx_pause) {
 540                 /* disable Rx flow-control */
 541                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 542         }
 543
 544         gma_write16(hw, port, GM_GP_CTRL, reg);
 545
 546         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 547
 548         down(&sky2->phy_sema);
 549         sky2_phy_init(hw, port);
 550         up(&sky2->phy_sema);
 551
 552         /* MIB clear */
 553         reg = gma_read16(hw, port, GM_PHY_ADDR);
 554         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 555
 556         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
 557                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8 * i);
 558         gma_write16(hw, port, GM_PHY_ADDR, reg);
 559
 560         /* transmit control */
 561         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 562
 563         /* receive control reg: unicast + multicast + no FCS  */
 564         gma_write16(hw, port, GM_RX_CTRL,
 565                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 566
 567         /* transmit flow control */
 568         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 569
 570         /* transmit parameter */
 571         gma_write16(hw, port, GM_TX_PARAM,
 572                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 573                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 574                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 575                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 576
 577         /* serial mode register */
 578         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 579                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 580
 581         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 582                 reg |= GM_SMOD_JUMBO_ENA;
 583
 584         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 585
 586         /* virtual address for data */
 587         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 588
 589         /* physical address: used for pause frames */
 590         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 591
 592         /* ignore counter overflows */
 593         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 594         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 595         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 596
 597         /* Configure Rx MAC FIFO */
 598         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 599         sky2_write16(hw, SK_REG(port, RX_GMF_CTRL_T),
 600                      GMF_RX_CTRL_DEF);
 601
 602         /* Flush Rx MAC FIFO on any flow control or error */
 603         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 604
 605         /* Set threshold to 0xa (64 bytes)
 606          *  ASF disabled so no need to do WA dev #4.30
 607          */
 608         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 609
 610         /* Configure Tx MAC FIFO */
 611         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 612         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 613
 614         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 615                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 616                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 617                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 618                         /* set Tx GMAC FIFO Almost Empty Threshold */
 619                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 620                         /* Disable Store & Forward mode for TX */
 621                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 622                 }
 623         }
 624
 625 }
 626
 627 /* Assign Ram Buffer allocation.
 628  * start and end are in units of 4k bytes
 629  * ram registers are in units of 64bit words
 630  */
 631 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 632 {
 633         u32 start, end;
 634
 635         start = startk * 4096/8;
 636         end = (endk * 4096/8) - 1;
 637
 638         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 639         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 640         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 641         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 642         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 643
 644         if (q == Q_R1 || q == Q_R2) {
 645                 u32 space = (endk - startk) * 4096/8;
 646                 u32 tp = space - space/4;
 647
 648                 /* On receive queue's set the thresholds
 649                  * give receiver priority when > 3/4 full
 650                  * send pause when down to 2K
 651                  */
 652                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 653                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 654
 655                 tp = space - 2048/8;
 656                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 657                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 658         } else {
 659                 /* Enable store & forward on Tx queue's because
 660                  * Tx FIFO is only 1K on Yukon
 661                  */
 662                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 663         }
 664
 665         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 666         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 667 }
 668
 669 /* Setup Bus Memory Interface */
 670 static void sky2_qset(struct sky2_hw *hw, u16 q)
 671 {
 672         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 673         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 674         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 675         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 676 }
 677
 678 /* Setup prefetch unit registers. This is the interface between
 679  * hardware and driver list elements
 680  */
 681 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 682                                       u64 addr, u32 last)
 683 {
 684         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 685         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 686         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 687         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 688         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 689         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 690
 691         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 692 }
 693
 694 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 695 {
 696         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 697
 698         sky2->tx_prod = (sky2->tx_prod + 1) % TX_RING_SIZE;
 699         return le;
 700 }
 701
 702 /*
 703  * This is a workaround code taken from SysKonnect sk98lin driver
 704  * to deal with chip bug on Yukon EC rev 0 in the wraparound case.
 705  */
 706 static void sky2_put_idx(struct sky2_hw *hw, unsigned q,
 707                                 u16 idx, u16 *last, u16 size)
 708 {
 709         wmb();
 710         if (is_ec_a1(hw) && idx < *last) {
 711                 u16 hwget = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
 712
 713                 if (hwget == 0) {
 714                         /* Start prefetching again */
 715                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 0xe0);
 716                         goto setnew;
 717                 }
 718
 719                 if (hwget == size - 1) {
 720                         /* set watermark to one list element */
 721                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 8);
 722
 723                         /* set put index to first list element */
 724                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), 0);
 725                 } else          /* have hardware go to end of list */
 726                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX),
 727                                      size - 1);
 728         } else {
 729 setnew:
 730                 sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 731         }
 732         *last = idx;
 733         mmiowb();
 734 }
 735
 736
 737 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 738 {
 739         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 740         sky2->rx_put = (sky2->rx_put + 1) % RX_LE_SIZE;
 741         return le;
 742 }
 743
 744 /* Return high part of DMA address (could be 32 or 64 bit) */
 745 static inline u32 high32(dma_addr_t a)
 746 {
 747         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 748 }
 749
 750 /* Build description to hardware about buffer */
 751 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 752 {
 753         struct sky2_rx_le *le;
 754         u32 hi = high32(map);
 755         u16 len = sky2->rx_bufsize;
 756
 757         if (sky2->rx_addr64 != hi) {
 758                 le = sky2_next_rx(sky2);
 759                 le->addr = cpu_to_le32(hi);
 760                 le->ctrl = 0;
 761                 le->opcode = OP_ADDR64 | HW_OWNER;
 762                 sky2->rx_addr64 = high32(map + len);
 763         }
 764
 765         le = sky2_next_rx(sky2);
 766         le->addr = cpu_to_le32((u32) map);
 767         le->length = cpu_to_le16(len);
 768         le->ctrl = 0;
 769         le->opcode = OP_PACKET | HW_OWNER;
 770 }
 771
 772
 773 /* Tell chip where to start receive checksum.
 774  * Actually has two checksums, but set both same to avoid possible byte
 775  * order problems.
 776  */
 777 static void rx_set_checksum(struct sky2_port *sky2)
 778 {
 779         struct sky2_rx_le *le;
 780
 781         le = sky2_next_rx(sky2);
 782         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 783         le->ctrl = 0;
 784         le->opcode = OP_TCPSTART | HW_OWNER;
 785
 786         sky2_write32(sky2->hw,
 787                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 788                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 789
 790 }
 791
 792 /*
 793  * The RX Stop command will not work for Yukon-2 if the BMU does not
 794  * reach the end of packet and since we can't make sure that we have
 795  * incoming data, we must reset the BMU while it is not doing a DMA
 796  * transfer. Since it is possible that the RX path is still active,
 797  * the RX RAM buffer will be stopped first, so any possible incoming
 798  * data will not trigger a DMA. After the RAM buffer is stopped, the
 799  * BMU is polled until any DMA in progress is ended and only then it
 800  * will be reset.
 801  */
 802 static void sky2_rx_stop(struct sky2_port *sky2)
 803 {
 804         struct sky2_hw *hw = sky2->hw;
 805         unsigned rxq = rxqaddr[sky2->port];
 806         int i;
 807
 808         /* disable the RAM Buffer receive queue */
 809         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 810
 811         for (i = 0; i < 0xffff; i++)
 812                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 813                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 814                         goto stopped;
 815
 816         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 817                sky2->netdev->name);
 818 stopped:
 819         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 820
 821         /* reset the Rx prefetch unit */
 822         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 823 }
 824
 825 /* Clean out receive buffer area, assumes receiver hardware stopped */
 826 static void sky2_rx_clean(struct sky2_port *sky2)
 827 {
 828         unsigned i;
 829
 830         memset(sky2->rx_le, 0, RX_LE_BYTES);
 831         for (i = 0; i < sky2->rx_pending; i++) {
 832                 struct ring_info *re = sky2->rx_ring + i;
 833
 834                 if (re->skb) {
 835                         pci_unmap_single(sky2->hw->pdev,
 836                                          re->mapaddr, sky2->rx_bufsize,
 837                                          PCI_DMA_FROMDEVICE);
 838                         kfree_skb(re->skb);
 839                         re->skb = NULL;
 840                 }
 841         }
 842 }
 843
 844 /* Basic MII support */
 845 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 846 {
 847         struct mii_ioctl_data *data = if_mii(ifr);
 848         struct sky2_port *sky2 = netdev_priv(dev);
 849         struct sky2_hw *hw = sky2->hw;
 850         int err = -EOPNOTSUPP;
 851
 852         if (!netif_running(dev))
 853                 return -ENODEV; /* Phy still in reset */
 854
 855         switch(cmd) {
 856         case SIOCGMIIPHY:
 857                 data->phy_id = PHY_ADDR_MARV;
 858
 859                 /* fallthru */
 860         case SIOCGMIIREG: {
 861                 u16 val = 0;
 862
 863                 down(&sky2->phy_sema);
 864                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 865                 up(&sky2->phy_sema);
 866
 867                 data->val_out = val;
 868                 break;
 869         }
 870
 871         case SIOCSMIIREG:
 872                 if (!capable(CAP_NET_ADMIN))
 873                         return -EPERM;
 874
 875                 down(&sky2->phy_sema);
 876                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 877                                    data->val_in);
 878                 up(&sky2->phy_sema);
 879                 break;
 880         }
 881         return err;
 882 }
 883
 884 #ifdef SKY2_VLAN_TAG_USED
 885 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 886 {
 887         struct sky2_port *sky2 = netdev_priv(dev);
 888         struct sky2_hw *hw = sky2->hw;
 889         u16 port = sky2->port;
 890
 891         spin_lock_bh(&sky2->tx_lock);
 892
 893         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 894         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 895         sky2->vlgrp = grp;
 896
 897         spin_unlock_bh(&sky2->tx_lock);
 898 }
 899
 900 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 901 {
 902         struct sky2_port *sky2 = netdev_priv(dev);
 903         struct sky2_hw *hw = sky2->hw;
 904         u16 port = sky2->port;
 905
 906         spin_lock_bh(&sky2->tx_lock);
 907
 908         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 909         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 910         if (sky2->vlgrp)
 911                 sky2->vlgrp->vlan_devices[vid] = NULL;
 912
 913         spin_unlock_bh(&sky2->tx_lock);
 914 }
 915 #endif
 916
 917 /*
 918  * It appears the hardware has a bug in the FIFO logic that
 919  * cause it to hang if the FIFO gets overrun and the receive buffer
 920  * is not aligned. ALso alloc_skb() won't align properly if slab
 921  * debugging is enabled.
 922  */
 923 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 924 {
 925         struct sk_buff *skb;
 926
 927         skb = alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 928         if (likely(skb)) {
 929                 unsigned long p = (unsigned long) skb->data;
 930                 skb_reserve(skb,
 931                         ((p + RX_SKB_ALIGN - 1) & ~(RX_SKB_ALIGN - 1)) - p);
 932         }
 933
 934         return skb;
 935 }
 936
 937 /*
 938  * Allocate and setup receiver buffer pool.
 939  * In case of 64 bit dma, there are 2X as many list elements
 940  * available as ring entries
 941  * and need to reserve one list element so we don't wrap around.
 942  */
 943 static int sky2_rx_start(struct sky2_port *sky2)
 944 {
 945         struct sky2_hw *hw = sky2->hw;
 946         unsigned rxq = rxqaddr[sky2->port];
 947         int i;
 948
 949         sky2->rx_put = sky2->rx_next = 0;
 950         sky2_qset(hw, rxq);
 951         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 952
 953         rx_set_checksum(sky2);
 954         for (i = 0; i < sky2->rx_pending; i++) {
 955                 struct ring_info *re = sky2->rx_ring + i;
 956
 957                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
 958                 if (!re->skb)
 959                         goto nomem;
 960
 961                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
 962                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
 963                 sky2_rx_add(sky2, re->mapaddr);
 964         }
 965
 966         /* Tell chip about available buffers */
 967         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
 968         sky2->rx_last_put = sky2_read16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX));
 969         return 0;
 970 nomem:
 971         sky2_rx_clean(sky2);
 972         return -ENOMEM;
 973 }
 974
 975 /* Bring up network interface. */
 976 static int sky2_up(struct net_device *dev)
 977 {
 978         struct sky2_port *sky2 = netdev_priv(dev);
 979         struct sky2_hw *hw = sky2->hw;
 980         unsigned port = sky2->port;
 981         u32 ramsize, rxspace;
 982         int err = -ENOMEM;
 983
 984         if (netif_msg_ifup(sky2))
 985                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
 986
 987         /* must be power of 2 */
 988         sky2->tx_le = pci_alloc_consistent(hw->pdev,
 989                                            TX_RING_SIZE *
 990                                            sizeof(struct sky2_tx_le),
 991                                            &sky2->tx_le_map);
 992         if (!sky2->tx_le)
 993                 goto err_out;
 994
 995         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
 996                                 GFP_KERNEL);
 997         if (!sky2->tx_ring)
 998                 goto err_out;
 999         sky2->tx_prod = sky2->tx_cons = 0;
1000
1001         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1002                                            &sky2->rx_le_map);
1003         if (!sky2->rx_le)
1004                 goto err_out;
1005         memset(sky2->rx_le, 0, RX_LE_BYTES);
1006
1007         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1008                                 GFP_KERNEL);
1009         if (!sky2->rx_ring)
1010                 goto err_out;
1011
1012         sky2_mac_init(hw, port);
1013
1014         /* Determine available ram buffer space (in 4K blocks).
1015          * Note: not sure about the FE setting below yet
1016          */
1017         if (hw->chip_id == CHIP_ID_YUKON_FE)
1018                 ramsize = 4;
1019         else
1020                 ramsize = sky2_read8(hw, B2_E_0);
1021
1022         /* Give transmitter one third (rounded up) */
1023         rxspace = ramsize - (ramsize + 2) / 3;
1024
1025         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1026         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1027
1028         /* Make sure SyncQ is disabled */
1029         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1030                     RB_RST_SET);
1031
1032         sky2_qset(hw, txqaddr[port]);
1033         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
1034                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1035
1036
1037         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1038                            TX_RING_SIZE - 1);
1039
1040         err = sky2_rx_start(sky2);
1041         if (err)
1042                 goto err_out;
1043
1044         /* Enable interrupts from phy/mac for port */
1045         hw->intr_mask |= (port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
1046         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1047         return 0;
1048
1049 err_out:
1050         if (sky2->rx_le) {
1051                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1052                                     sky2->rx_le, sky2->rx_le_map);
1053                 sky2->rx_le = NULL;
1054         }
1055         if (sky2->tx_le) {
1056                 pci_free_consistent(hw->pdev,
1057                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1058                                     sky2->tx_le, sky2->tx_le_map);
1059                 sky2->tx_le = NULL;
1060         }
1061         kfree(sky2->tx_ring);
1062         kfree(sky2->rx_ring);
1063
1064         sky2->tx_ring = NULL;
1065         sky2->rx_ring = NULL;
1066         return err;
1067 }
1068
1069 /* Modular subtraction in ring */
1070 static inline int tx_dist(unsigned tail, unsigned head)
1071 {
1072         return (head - tail) % TX_RING_SIZE;
1073 }
1074
1075 /* Number of list elements available for next tx */
1076 static inline int tx_avail(const struct sky2_port *sky2)
1077 {
1078         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1079 }
1080
1081 /* Estimate of number of transmit list elements required */
1082 static unsigned tx_le_req(const struct sk_buff *skb)
1083 {
1084         unsigned count;
1085
1086         count = sizeof(dma_addr_t) / sizeof(u32);
1087         count += skb_shinfo(skb)->nr_frags * count;
1088
1089         if (skb_shinfo(skb)->tso_size)
1090                 ++count;
1091
1092         if (skb->ip_summed == CHECKSUM_HW)
1093                 ++count;
1094
1095         return count;
1096 }
1097
1098 /*
1099  * Put one packet in ring for transmit.
1100  * A single packet can generate multiple list elements, and
1101  * the number of ring elements will probably be less than the number
1102  * of list elements used.
1103  *
1104  * No BH disabling for tx_lock here (like tg3)
1105  */
1106 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1107 {
1108         struct sky2_port *sky2 = netdev_priv(dev);
1109         struct sky2_hw *hw = sky2->hw;
1110         struct sky2_tx_le *le = NULL;
1111         struct tx_ring_info *re;
1112         unsigned i, len;
1113         dma_addr_t mapping;
1114         u32 addr64;
1115         u16 mss;
1116         u8 ctrl;
1117
1118         /* No BH disabling for tx_lock here.  We are running in BH disabled
1119          * context and TX reclaim runs via poll inside of a software
1120          * interrupt, and no related locks in IRQ processing.
1121          */
1122         if (!spin_trylock(&sky2->tx_lock))
1123                 return NETDEV_TX_LOCKED;
1124
1125         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1126                 /* There is a known but harmless race with lockless tx
1127                  * and netif_stop_queue.
1128                  */
1129                 if (!netif_queue_stopped(dev)) {
1130                         netif_stop_queue(dev);
1131                         if (net_ratelimit())
1132                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1133                                        dev->name);
1134                 }
1135                 spin_unlock(&sky2->tx_lock);
1136
1137                 return NETDEV_TX_BUSY;
1138         }
1139
1140         if (unlikely(netif_msg_tx_queued(sky2)))
1141                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1142                        dev->name, sky2->tx_prod, skb->len);
1143
1144         len = skb_headlen(skb);
1145         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1146         addr64 = high32(mapping);
1147
1148         re = sky2->tx_ring + sky2->tx_prod;
1149
1150         /* Send high bits if changed or crosses boundary */
1151         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1152                 le = get_tx_le(sky2);
1153                 le->tx.addr = cpu_to_le32(addr64);
1154                 le->ctrl = 0;
1155                 le->opcode = OP_ADDR64 | HW_OWNER;
1156                 sky2->tx_addr64 = high32(mapping + len);
1157         }
1158
1159         /* Check for TCP Segmentation Offload */
1160         mss = skb_shinfo(skb)->tso_size;
1161         if (mss != 0) {
1162                 /* just drop the packet if non-linear expansion fails */
1163                 if (skb_header_cloned(skb) &&
1164                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1165                         dev_kfree_skb_any(skb);
1166                         goto out_unlock;
1167                 }
1168
1169                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1170                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1171                 mss += ETH_HLEN;
1172         }
1173
1174         if (mss != sky2->tx_last_mss) {
1175                 le = get_tx_le(sky2);
1176                 le->tx.tso.size = cpu_to_le16(mss);
1177                 le->tx.tso.rsvd = 0;
1178                 le->opcode = OP_LRGLEN | HW_OWNER;
1179                 le->ctrl = 0;
1180                 sky2->tx_last_mss = mss;
1181         }
1182
1183         ctrl = 0;
1184 #ifdef SKY2_VLAN_TAG_USED
1185         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1186         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1187                 if (!le) {
1188                         le = get_tx_le(sky2);
1189                         le->tx.addr = 0;
1190                         le->opcode = OP_VLAN|HW_OWNER;
1191                         le->ctrl = 0;
1192                 } else
1193                         le->opcode |= OP_VLAN;
1194                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1195                 ctrl |= INS_VLAN;
1196         }
1197 #endif
1198
1199         /* Handle TCP checksum offload */
1200         if (skb->ip_summed == CHECKSUM_HW) {
1201                 u16 hdr = skb->h.raw - skb->data;
1202                 u16 offset = hdr + skb->csum;
1203
1204                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1205                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1206                         ctrl |= UDPTCP;
1207
1208                 le = get_tx_le(sky2);
1209                 le->tx.csum.start = cpu_to_le16(hdr);
1210                 le->tx.csum.offset = cpu_to_le16(offset);
1211                 le->length = 0; /* initial checksum value */
1212                 le->ctrl = 1;   /* one packet */
1213                 le->opcode = OP_TCPLISW | HW_OWNER;
1214         }
1215
1216         le = get_tx_le(sky2);
1217         le->tx.addr = cpu_to_le32((u32) mapping);
1218         le->length = cpu_to_le16(len);
1219         le->ctrl = ctrl;
1220         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1221
1222         /* Record the transmit mapping info */
1223         re->skb = skb;
1224         pci_unmap_addr_set(re, mapaddr, mapping);
1225
1226         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1227                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1228                 struct tx_ring_info *fre;
1229
1230                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1231                                        frag->size, PCI_DMA_TODEVICE);
1232                 addr64 = high32(mapping);
1233                 if (addr64 != sky2->tx_addr64) {
1234                         le = get_tx_le(sky2);
1235                         le->tx.addr = cpu_to_le32(addr64);
1236                         le->ctrl = 0;
1237                         le->opcode = OP_ADDR64 | HW_OWNER;
1238                         sky2->tx_addr64 = addr64;
1239                 }
1240
1241                 le = get_tx_le(sky2);
1242                 le->tx.addr = cpu_to_le32((u32) mapping);
1243                 le->length = cpu_to_le16(frag->size);
1244                 le->ctrl = ctrl;
1245                 le->opcode = OP_BUFFER | HW_OWNER;
1246
1247                 fre = sky2->tx_ring
1248                     + ((re - sky2->tx_ring) + i + 1) % TX_RING_SIZE;
1249                 pci_unmap_addr_set(fre, mapaddr, mapping);
1250         }
1251
1252         re->idx = sky2->tx_prod;
1253         le->ctrl |= EOP;
1254
1255         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod,
1256                      &sky2->tx_last_put, TX_RING_SIZE);
1257
1258         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1259                 netif_stop_queue(dev);
1260
1261 out_unlock:
1262         spin_unlock(&sky2->tx_lock);
1263
1264         dev->trans_start = jiffies;
1265         return NETDEV_TX_OK;
1266 }
1267
1268 /*
1269  * Free ring elements from starting at tx_cons until "done"
1270  *
1271  * NB: the hardware will tell us about partial completion of multi-part
1272  *     buffers; these are deferred until completion.
1273  */
1274 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1275 {
1276         struct net_device *dev = sky2->netdev;
1277         struct pci_dev *pdev = sky2->hw->pdev;
1278         u16 nxt, put;
1279         unsigned i;
1280
1281         BUG_ON(done >= TX_RING_SIZE);
1282
1283         if (unlikely(netif_msg_tx_done(sky2)))
1284                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1285                        dev->name, done);
1286
1287         for (put = sky2->tx_cons; put != done; put = nxt) {
1288                 struct tx_ring_info *re = sky2->tx_ring + put;
1289                 struct sk_buff *skb = re->skb;
1290
1291                 nxt = re->idx;
1292                 BUG_ON(nxt >= TX_RING_SIZE);
1293                 prefetch(sky2->tx_ring + nxt);
1294
1295                 /* Check for partial status */
1296                 if (tx_dist(put, done) < tx_dist(put, nxt))
1297                         break;
1298
1299                 skb = re->skb;
1300                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1301                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1302
1303                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1304                         struct tx_ring_info *fre;
1305                         fre = sky2->tx_ring + (put + i + 1) % TX_RING_SIZE;
1306                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1307                                        skb_shinfo(skb)->frags[i].size,
1308                                        PCI_DMA_TODEVICE);
1309                 }
1310
1311                 dev_kfree_skb_any(skb);
1312         }
1313
1314         sky2->tx_cons = put;
1315         if (netif_queue_stopped(dev) && tx_avail(sky2) > MAX_SKB_TX_LE)
1316                 netif_wake_queue(dev);
1317 }
1318
1319 /* Cleanup all untransmitted buffers, assume transmitter not running */
1320 static void sky2_tx_clean(struct sky2_port *sky2)
1321 {
1322         spin_lock_bh(&sky2->tx_lock);
1323         sky2_tx_complete(sky2, sky2->tx_prod);
1324         spin_unlock_bh(&sky2->tx_lock);
1325 }
1326
1327 /* Network shutdown */
1328 static int sky2_down(struct net_device *dev)
1329 {
1330         struct sky2_port *sky2 = netdev_priv(dev);
1331         struct sky2_hw *hw = sky2->hw;
1332         unsigned port = sky2->port;
1333         u16 ctrl;
1334
1335         /* Never really got started! */
1336         if (!sky2->tx_le)
1337                 return 0;
1338
1339         if (netif_msg_ifdown(sky2))
1340                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1341
1342         /* Stop more packets from being queued */
1343         netif_stop_queue(dev);
1344
1345         /* Disable port IRQ */
1346         local_irq_disable();
1347         hw->intr_mask &= ~((sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
1348         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1349         local_irq_enable();
1350
1351         flush_scheduled_work();
1352
1353         sky2_phy_reset(hw, port);
1354
1355         /* Stop transmitter */
1356         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1357         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1358
1359         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1360                      RB_RST_SET | RB_DIS_OP_MD);
1361
1362         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1363         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1364         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1365
1366         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1367
1368         /* Workaround shared GMAC reset */
1369         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1370               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1371                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1372
1373         /* Disable Force Sync bit and Enable Alloc bit */
1374         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1375                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1376
1377         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1378         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1379         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1380
1381         /* Reset the PCI FIFO of the async Tx queue */
1382         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1383                      BMU_RST_SET | BMU_FIFO_RST);
1384
1385         /* Reset the Tx prefetch units */
1386         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1387                      PREF_UNIT_RST_SET);
1388
1389         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1390
1391         sky2_rx_stop(sky2);
1392
1393         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1394         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1395
1396         /* turn off LED's */
1397         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1398
1399         synchronize_irq(hw->pdev->irq);
1400
1401         sky2_tx_clean(sky2);
1402         sky2_rx_clean(sky2);
1403
1404         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1405                             sky2->rx_le, sky2->rx_le_map);
1406         kfree(sky2->rx_ring);
1407
1408         pci_free_consistent(hw->pdev,
1409                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1410                             sky2->tx_le, sky2->tx_le_map);
1411         kfree(sky2->tx_ring);
1412
1413         sky2->tx_le = NULL;
1414         sky2->rx_le = NULL;
1415
1416         sky2->rx_ring = NULL;
1417         sky2->tx_ring = NULL;
1418
1419         return 0;
1420 }
1421
1422 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1423 {
1424         if (!hw->copper)
1425                 return SPEED_1000;
1426
1427         if (hw->chip_id == CHIP_ID_YUKON_FE)
1428                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1429
1430         switch (aux & PHY_M_PS_SPEED_MSK) {
1431         case PHY_M_PS_SPEED_1000:
1432                 return SPEED_1000;
1433         case PHY_M_PS_SPEED_100:
1434                 return SPEED_100;
1435         default:
1436                 return SPEED_10;
1437         }
1438 }
1439
1440 static void sky2_link_up(struct sky2_port *sky2)
1441 {
1442         struct sky2_hw *hw = sky2->hw;
1443         unsigned port = sky2->port;
1444         u16 reg;
1445
1446         /* Enable Transmit FIFO Underrun */
1447         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1448
1449         reg = gma_read16(hw, port, GM_GP_CTRL);
1450         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1451                 reg |= GM_GPCR_DUP_FULL;
1452
1453         /* enable Rx/Tx */
1454         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1455         gma_write16(hw, port, GM_GP_CTRL, reg);
1456         gma_read16(hw, port, GM_GP_CTRL);
1457
1458         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1459
1460         netif_carrier_on(sky2->netdev);
1461         netif_wake_queue(sky2->netdev);
1462
1463         /* Turn on link LED */
1464         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1465                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1466
1467         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1468                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1469
1470                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1471                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, PHY_M_LEDC_LOS_CTRL(1) |      /* LINK/ACT */
1472                              PHY_M_LEDC_INIT_CTRL(sky2->speed ==
1473                                                   SPEED_10 ? 7 : 0) |
1474                              PHY_M_LEDC_STA1_CTRL(sky2->speed ==
1475                                                   SPEED_100 ? 7 : 0) |
1476                              PHY_M_LEDC_STA0_CTRL(sky2->speed ==
1477                                                   SPEED_1000 ? 7 : 0));
1478                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1479         }
1480
1481         if (netif_msg_link(sky2))
1482                 printk(KERN_INFO PFX
1483                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1484                        sky2->netdev->name, sky2->speed,
1485                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1486                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1487                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1488 }
1489
1490 static void sky2_link_down(struct sky2_port *sky2)
1491 {
1492         struct sky2_hw *hw = sky2->hw;
1493         unsigned port = sky2->port;
1494         u16 reg;
1495
1496         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1497
1498         reg = gma_read16(hw, port, GM_GP_CTRL);
1499         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1500         gma_write16(hw, port, GM_GP_CTRL, reg);
1501         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1502
1503         if (sky2->rx_pause && !sky2->tx_pause) {
1504                 /* restore Asymmetric Pause bit */
1505                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1506                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1507                              | PHY_M_AN_ASP);
1508         }
1509
1510         netif_carrier_off(sky2->netdev);
1511         netif_stop_queue(sky2->netdev);
1512
1513         /* Turn on link LED */
1514         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1515
1516         if (netif_msg_link(sky2))
1517                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1518         sky2_phy_init(hw, port);
1519 }
1520
1521 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1522 {
1523         struct sky2_hw *hw = sky2->hw;
1524         unsigned port = sky2->port;
1525         u16 lpa;
1526
1527         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1528
1529         if (lpa & PHY_M_AN_RF) {
1530                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1531                 return -1;
1532         }
1533
1534         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1535             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1536                 printk(KERN_ERR PFX "%s: master/slave fault",
1537                        sky2->netdev->name);
1538                 return -1;
1539         }
1540
1541         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1542                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1543                        sky2->netdev->name);
1544                 return -1;
1545         }
1546
1547         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1548
1549         sky2->speed = sky2_phy_speed(hw, aux);
1550
1551         /* Pause bits are offset (9..8) */
1552         if (hw->chip_id == CHIP_ID_YUKON_XL)
1553                 aux >>= 6;
1554
1555         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1556         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1557
1558         if ((sky2->tx_pause || sky2->rx_pause)
1559             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1560                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1561         else
1562                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1563
1564         return 0;
1565 }
1566
1567 /*
1568  * Interrupt from PHY are handled outside of interrupt context
1569  * because accessing phy registers requires spin wait which might
1570  * cause excess interrupt latency.
1571  */
1572 static void sky2_phy_task(void *arg)
1573 {
1574         struct sky2_port *sky2 = arg;
1575         struct sky2_hw *hw = sky2->hw;
1576         u16 istatus, phystat;
1577
1578         down(&sky2->phy_sema);
1579         istatus = gm_phy_read(hw, sky2->port, PHY_MARV_INT_STAT);
1580         phystat = gm_phy_read(hw, sky2->port, PHY_MARV_PHY_STAT);
1581
1582         if (netif_msg_intr(sky2))
1583                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1584                        sky2->netdev->name, istatus, phystat);
1585
1586         if (istatus & PHY_M_IS_AN_COMPL) {
1587                 if (sky2_autoneg_done(sky2, phystat) == 0)
1588                         sky2_link_up(sky2);
1589                 goto out;
1590         }
1591
1592         if (istatus & PHY_M_IS_LSP_CHANGE)
1593                 sky2->speed = sky2_phy_speed(hw, phystat);
1594
1595         if (istatus & PHY_M_IS_DUP_CHANGE)
1596                 sky2->duplex =
1597                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1598
1599         if (istatus & PHY_M_IS_LST_CHANGE) {
1600                 if (phystat & PHY_M_PS_LINK_UP)
1601                         sky2_link_up(sky2);
1602                 else
1603                         sky2_link_down(sky2);
1604         }
1605 out:
1606         up(&sky2->phy_sema);
1607
1608         local_irq_disable();
1609         hw->intr_mask |= (sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2;
1610         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1611         local_irq_enable();
1612 }
1613
1614
1615 /* Transmit timeout is only called if we are running, carries is up
1616  * and tx queue is full (stopped).
1617  */
1618 static void sky2_tx_timeout(struct net_device *dev)
1619 {
1620         struct sky2_port *sky2 = netdev_priv(dev);
1621         struct sky2_hw *hw = sky2->hw;
1622         unsigned txq = txqaddr[sky2->port];
1623         u16 ridx;
1624
1625         /* Maybe we just missed an status interrupt */
1626         spin_lock(&sky2->tx_lock);
1627         ridx = sky2_read16(hw,
1628                            sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1629         sky2_tx_complete(sky2, ridx);
1630         spin_unlock(&sky2->tx_lock);
1631
1632         if (!netif_queue_stopped(dev)) {
1633                 if (net_ratelimit())
1634                         pr_info(PFX "transmit interrupt missed? recovered\n");
1635                 return;
1636         }
1637
1638         if (netif_msg_timer(sky2))
1639                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1640
1641         sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1642         sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1643
1644         sky2_tx_clean(sky2);
1645
1646         sky2_qset(hw, txq);
1647         sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1648 }
1649
1650
1651 #define roundup(x, y)   ((((x)+((y)-1))/(y))*(y))
1652 /* Want receive buffer size to be multiple of 64 bits, and incl room for vlan */
1653 static inline unsigned sky2_buf_size(int mtu)
1654 {
1655         return roundup(mtu + ETH_HLEN + 4, 8);
1656 }
1657
1658 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1659 {
1660         struct sky2_port *sky2 = netdev_priv(dev);
1661         struct sky2_hw *hw = sky2->hw;
1662         int err;
1663         u16 ctl, mode;
1664
1665         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1666                 return -EINVAL;
1667
1668         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1669                 return -EINVAL;
1670
1671         if (!netif_running(dev)) {
1672                 dev->mtu = new_mtu;
1673                 return 0;
1674         }
1675
1676         sky2_write32(hw, B0_IMSK, 0);
1677
1678         dev->trans_start = jiffies;     /* prevent tx timeout */
1679         netif_stop_queue(dev);
1680         netif_poll_disable(hw->dev[0]);
1681
1682         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1683         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1684         sky2_rx_stop(sky2);
1685         sky2_rx_clean(sky2);
1686
1687         dev->mtu = new_mtu;
1688         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1689         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1690                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1691
1692         if (dev->mtu > ETH_DATA_LEN)
1693                 mode |= GM_SMOD_JUMBO_ENA;
1694
1695         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1696
1697         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1698
1699         err = sky2_rx_start(sky2);
1700         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1701
1702         if (err)
1703                 dev_close(dev);
1704         else {
1705                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1706
1707                 netif_poll_enable(hw->dev[0]);
1708                 netif_wake_queue(dev);
1709         }
1710
1711         return err;
1712 }
1713
1714 /*
1715  * Receive one packet.
1716  * For small packets or errors, just reuse existing skb.
1717  * For larger packets, get new buffer.
1718  */
1719 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1720                                     u16 length, u32 status)
1721 {
1722         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1723         struct sk_buff *skb = NULL;
1724
1725         if (unlikely(netif_msg_rx_status(sky2)))
1726                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1727                        sky2->netdev->name, sky2->rx_next, status, length);
1728
1729         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1730         prefetch(sky2->rx_ring + sky2->rx_next);
1731
1732         if (status & GMR_FS_ANY_ERR)
1733                 goto error;
1734
1735         if (!(status & GMR_FS_RX_OK))
1736                 goto resubmit;
1737
1738         if ((status >> 16) != length || length > sky2->rx_bufsize)
1739                 goto oversize;
1740
1741         if (length < copybreak) {
1742                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1743                 if (!skb)
1744                         goto resubmit;
1745
1746                 skb_reserve(skb, 2);
1747                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1748                                             length, PCI_DMA_FROMDEVICE);
1749                 memcpy(skb->data, re->skb->data, length);
1750                 skb->ip_summed = re->skb->ip_summed;
1751                 skb->csum = re->skb->csum;
1752                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1753                                                length, PCI_DMA_FROMDEVICE);
1754         } else {
1755                 struct sk_buff *nskb;
1756
1757                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1758                 if (!nskb)
1759                         goto resubmit;
1760
1761                 skb = re->skb;
1762                 re->skb = nskb;
1763                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1764                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1765                 prefetch(skb->data);
1766
1767                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1768                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1769         }
1770
1771         skb_put(skb, length);
1772 resubmit:
1773         re->skb->ip_summed = CHECKSUM_NONE;
1774         sky2_rx_add(sky2, re->mapaddr);
1775
1776         /* Tell receiver about new buffers. */
1777         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put,
1778                      &sky2->rx_last_put, RX_LE_SIZE);
1779
1780         return skb;
1781
1782 oversize:
1783         ++sky2->net_stats.rx_over_errors;
1784         goto resubmit;
1785
1786 error:
1787         ++sky2->net_stats.rx_errors;
1788
1789         if (netif_msg_rx_err(sky2) && net_ratelimit())
1790                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1791                        sky2->netdev->name, status, length);
1792
1793         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1794                 sky2->net_stats.rx_length_errors++;
1795         if (status & GMR_FS_FRAGMENT)
1796                 sky2->net_stats.rx_frame_errors++;
1797         if (status & GMR_FS_CRC_ERR)
1798                 sky2->net_stats.rx_crc_errors++;
1799         if (status & GMR_FS_RX_FF_OV)
1800                 sky2->net_stats.rx_fifo_errors++;
1801
1802         goto resubmit;
1803 }
1804
1805 /*
1806  * Check for transmit complete
1807  */
1808 #define TX_NO_STATUS    0xffff
1809
1810 static void sky2_tx_check(struct sky2_hw *hw, int port, u16 last)
1811 {
1812         if (last != TX_NO_STATUS) {
1813                 struct net_device *dev = hw->dev[port];
1814                 if (dev && netif_running(dev)) {
1815                         struct sky2_port *sky2 = netdev_priv(dev);
1816
1817                         spin_lock(&sky2->tx_lock);
1818                         sky2_tx_complete(sky2, last);
1819                         spin_unlock(&sky2->tx_lock);
1820                 }
1821         }
1822 }
1823
1824 /*
1825  * Both ports share the same status interrupt, therefore there is only
1826  * one poll routine.
1827  */
1828 static int sky2_poll(struct net_device *dev0, int *budget)
1829 {
1830         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
1831         unsigned int to_do = min(dev0->quota, *budget);
1832         unsigned int work_done = 0;
1833         u16 hwidx;
1834         u16 tx_done[2] = { TX_NO_STATUS, TX_NO_STATUS };
1835
1836         hwidx = sky2_read16(hw, STAT_PUT_IDX);
1837         BUG_ON(hwidx >= STATUS_RING_SIZE);
1838         rmb();
1839
1840         while (hwidx != hw->st_idx) {
1841                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1842                 struct net_device *dev;
1843                 struct sky2_port *sky2;
1844                 struct sk_buff *skb;
1845                 u32 status;
1846                 u16 length;
1847
1848                 le = hw->st_le + hw->st_idx;
1849                 hw->st_idx = (hw->st_idx + 1) % STATUS_RING_SIZE;
1850                 prefetch(hw->st_le + hw->st_idx);
1851
1852                 BUG_ON(le->link >= 2);
1853                 dev = hw->dev[le->link];
1854                 if (dev == NULL || !netif_running(dev))
1855                         continue;
1856
1857                 sky2 = netdev_priv(dev);
1858                 status = le32_to_cpu(le->status);
1859                 length = le16_to_cpu(le->length);
1860
1861                 switch (le->opcode & ~HW_OWNER) {
1862                 case OP_RXSTAT:
1863                         skb = sky2_receive(sky2, length, status);
1864                         if (!skb)
1865                                 break;
1866
1867                         skb->dev = dev;
1868                         skb->protocol = eth_type_trans(skb, dev);
1869                         dev->last_rx = jiffies;
1870
1871 #ifdef SKY2_VLAN_TAG_USED
1872                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1873                                 vlan_hwaccel_receive_skb(skb,
1874                                                          sky2->vlgrp,
1875                                                          be16_to_cpu(sky2->rx_tag));
1876                         } else
1877 #endif
1878                                 netif_receive_skb(skb);
1879
1880                         if (++work_done >= to_do)
1881                                 goto exit_loop;
1882                         break;
1883
1884 #ifdef SKY2_VLAN_TAG_USED
1885                 case OP_RXVLAN:
1886                         sky2->rx_tag = length;
1887                         break;
1888
1889                 case OP_RXCHKSVLAN:
1890                         sky2->rx_tag = length;
1891                         /* fall through */
1892 #endif
1893                 case OP_RXCHKS:
1894                         skb = sky2->rx_ring[sky2->rx_next].skb;
1895                         skb->ip_summed = CHECKSUM_HW;
1896                         skb->csum = le16_to_cpu(status);
1897                         break;
1898
1899                 case OP_TXINDEXLE:
1900                         /* TX index reports status for both ports */
1901                         tx_done[0] = status & 0xffff;
1902                         tx_done[1] = ((status >> 24) & 0xff)
1903                                 | (u16)(length & 0xf) << 8;
1904                         break;
1905
1906                 default:
1907                         if (net_ratelimit())
1908                                 printk(KERN_WARNING PFX
1909                                        "unknown status opcode 0x%x\n", le->opcode);
1910                         break;
1911                 }
1912         }
1913
1914 exit_loop:
1915         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
1916
1917         sky2_tx_check(hw, 0, tx_done[0]);
1918         sky2_tx_check(hw, 1, tx_done[1]);
1919
1920         if (sky2_read16(hw, STAT_PUT_IDX) == hw->st_idx) {
1921                 /* need to restart TX timer */
1922                 if (is_ec_a1(hw)) {
1923                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1924                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1925                 }
1926
1927                 netif_rx_complete(dev0);
1928                 hw->intr_mask |= Y2_IS_STAT_BMU;
1929                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
1930                 return 0;
1931         } else {
1932                 *budget -= work_done;
1933                 dev0->quota -= work_done;
1934                 return 1;
1935         }
1936 }
1937
1938 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
1939 {
1940         struct net_device *dev = hw->dev[port];
1941
1942         if (net_ratelimit())
1943                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
1944                        dev->name, status);
1945
1946         if (status & Y2_IS_PAR_RD1) {
1947                 if (net_ratelimit())
1948                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
1949                                dev->name);
1950                 /* Clear IRQ */
1951                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
1952         }
1953
1954         if (status & Y2_IS_PAR_WR1) {
1955                 if (net_ratelimit())
1956                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
1957                                dev->name);
1958
1959                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
1960         }
1961
1962         if (status & Y2_IS_PAR_MAC1) {
1963                 if (net_ratelimit())
1964                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
1965                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
1966         }
1967
1968         if (status & Y2_IS_PAR_RX1) {
1969                 if (net_ratelimit())
1970                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
1971                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
1972         }
1973
1974         if (status & Y2_IS_TCP_TXA1) {
1975                 if (net_ratelimit())
1976                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
1977                                dev->name);
1978                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
1979         }
1980 }
1981
1982 static void sky2_hw_intr(struct sky2_hw *hw)
1983 {
1984         u32 status = sky2_read32(hw, B0_HWE_ISRC);
1985
1986         if (status & Y2_IS_TIST_OV)
1987                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1988
1989         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
1990                 u16 pci_err;
1991
1992                 pci_read_config_word(hw->pdev, PCI_STATUS, &pci_err);
1993                 if (net_ratelimit())
1994                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
1995                                pci_name(hw->pdev), pci_err);
1996
1997                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1998                 pci_write_config_word(hw->pdev, PCI_STATUS,
1999                                       pci_err | PCI_STATUS_ERROR_BITS);
2000                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2001         }
2002
2003         if (status & Y2_IS_PCI_EXP) {
2004                 /* PCI-Express uncorrectable Error occurred */
2005                 u32 pex_err;
2006
2007                 pci_read_config_dword(hw->pdev, PEX_UNC_ERR_STAT, &pex_err);
2008
2009                 if (net_ratelimit())
2010                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2011                                pci_name(hw->pdev), pex_err);
2012
2013                 /* clear the interrupt */
2014                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2015                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
2016                                        0xffffffffUL);
2017                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2018
2019                 if (pex_err & PEX_FATAL_ERRORS) {
2020                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2021                         hwmsk &= ~Y2_IS_PCI_EXP;
2022                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2023                 }
2024         }
2025
2026         if (status & Y2_HWE_L1_MASK)
2027                 sky2_hw_error(hw, 0, status);
2028         status >>= 8;
2029         if (status & Y2_HWE_L1_MASK)
2030                 sky2_hw_error(hw, 1, status);
2031 }
2032
2033 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2034 {
2035         struct net_device *dev = hw->dev[port];
2036         struct sky2_port *sky2 = netdev_priv(dev);
2037         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2038
2039         if (netif_msg_intr(sky2))
2040                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2041                        dev->name, status);
2042
2043         if (status & GM_IS_RX_FF_OR) {
2044                 ++sky2->net_stats.rx_fifo_errors;
2045                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2046         }
2047
2048         if (status & GM_IS_TX_FF_UR) {
2049                 ++sky2->net_stats.tx_fifo_errors;
2050                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2051         }
2052 }
2053
2054 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2055 {
2056         struct net_device *dev = hw->dev[port];
2057         struct sky2_port *sky2 = netdev_priv(dev);
2058
2059         hw->intr_mask &= ~(port == 0 ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
2060         sky2_write32(hw, B0_IMSK, hw->intr_mask);
2061         schedule_work(&sky2->phy_task);
2062 }
2063
2064 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2065 {
2066         struct sky2_hw *hw = dev_id;
2067         struct net_device *dev0 = hw->dev[0];
2068         u32 status;
2069
2070         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2071         if (status == 0 || status == ~0)
2072                 return IRQ_NONE;
2073
2074         if (status & Y2_IS_HW_ERR)
2075                 sky2_hw_intr(hw);
2076
2077         /* Do NAPI for Rx and Tx status */
2078         if (status & Y2_IS_STAT_BMU) {
2079                 hw->intr_mask &= ~Y2_IS_STAT_BMU;
2080                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
2081
2082                 if (likely(__netif_rx_schedule_prep(dev0))) {
2083                         prefetch(&hw->st_le[hw->st_idx]);
2084                         __netif_rx_schedule(dev0);
2085                 }
2086         }
2087
2088         if (status & Y2_IS_IRQ_PHY1)
2089                 sky2_phy_intr(hw, 0);
2090
2091         if (status & Y2_IS_IRQ_PHY2)
2092                 sky2_phy_intr(hw, 1);
2093
2094         if (status & Y2_IS_IRQ_MAC1)
2095                 sky2_mac_intr(hw, 0);
2096
2097         if (status & Y2_IS_IRQ_MAC2)
2098                 sky2_mac_intr(hw, 1);
2099
2100         sky2_write32(hw, B0_Y2_SP_ICR, 2);
2101
2102         sky2_read32(hw, B0_IMSK);
2103
2104         return IRQ_HANDLED;
2105 }
2106
2107 #ifdef CONFIG_NET_POLL_CONTROLLER
2108 static void sky2_netpoll(struct net_device *dev)
2109 {
2110         struct sky2_port *sky2 = netdev_priv(dev);
2111
2112         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2113 }
2114 #endif
2115
2116 /* Chip internal frequency for clock calculations */
2117 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2118 {
2119         switch (hw->chip_id) {
2120         case CHIP_ID_YUKON_EC:
2121         case CHIP_ID_YUKON_EC_U:
2122                 return 125;     /* 125 Mhz */
2123         case CHIP_ID_YUKON_FE:
2124                 return 100;     /* 100 Mhz */
2125         default:                /* YUKON_XL */
2126                 return 156;     /* 156 Mhz */
2127         }
2128 }
2129
2130 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2131 {
2132         return sky2_mhz(hw) * us;
2133 }
2134
2135 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2136 {
2137         return clk / sky2_mhz(hw);
2138 }
2139
2140
2141 static int sky2_reset(struct sky2_hw *hw)
2142 {
2143         u16 status;
2144         u8 t8, pmd_type;
2145         int i, err;
2146
2147         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2148
2149         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2150         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2151                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2152                        pci_name(hw->pdev), hw->chip_id);
2153                 return -EOPNOTSUPP;
2154         }
2155
2156         /* disable ASF */
2157         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2158                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2159                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2160         }
2161
2162         /* do a SW reset */
2163         sky2_write8(hw, B0_CTST, CS_RST_SET);
2164         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2165
2166         /* clear PCI errors, if any */
2167         err = pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2168         if (err)
2169                 goto pci_err;
2170
2171         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2172         err = pci_write_config_word(hw->pdev, PCI_STATUS,
2173                                     status | PCI_STATUS_ERROR_BITS);
2174         if (err)
2175                 goto pci_err;
2176
2177         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2178
2179         /* clear any PEX errors */
2180         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP)) {
2181                 err = pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
2182                                                  0xffffffffUL);
2183                 if (err)
2184                         goto pci_err;
2185         }
2186
2187         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2188         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2189
2190         hw->ports = 1;
2191         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2192         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2193                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2194                         ++hw->ports;
2195         }
2196         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2197
2198         sky2_set_power_state(hw, PCI_D0);
2199
2200         for (i = 0; i < hw->ports; i++) {
2201                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2202                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2203         }
2204
2205         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2206
2207         /* Clear I2C IRQ noise */
2208         sky2_write32(hw, B2_I2C_IRQ, 1);
2209
2210         /* turn off hardware timer (unused) */
2211         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2212         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2213
2214         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2215
2216         /* Turn off descriptor polling */
2217         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2218
2219         /* Turn off receive timestamp */
2220         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2221         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2222
2223         /* enable the Tx Arbiters */
2224         for (i = 0; i < hw->ports; i++)
2225                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2226
2227         /* Initialize ram interface */
2228         for (i = 0; i < hw->ports; i++) {
2229                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2230
2231                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2232                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2233                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2234                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2235                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2236                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2237                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2238                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2239                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2240                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2241                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2242                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2243         }
2244
2245         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2246
2247         for (i = 0; i < hw->ports; i++)
2248                 sky2_phy_reset(hw, i);
2249
2250         memset(hw->st_le, 0, STATUS_LE_BYTES);
2251         hw->st_idx = 0;
2252
2253         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2254         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2255
2256         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2257         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2258
2259         /* Set the list last index */
2260         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2261
2262         /* These status setup values are copied from SysKonnect's driver */
2263         if (is_ec_a1(hw)) {
2264                 /* WA for dev. #4.3 */
2265                 sky2_write16(hw, STAT_TX_IDX_TH, 0xfff);        /* Tx Threshold */
2266
2267                 /* set Status-FIFO watermark */
2268                 sky2_write8(hw, STAT_FIFO_WM, 0x21);    /* WA for dev. #4.18 */
2269
2270                 /* set Status-FIFO ISR watermark */
2271                 sky2_write8(hw, STAT_FIFO_ISR_WM, 0x07);        /* WA for dev. #4.18 */
2272                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 10000));
2273         } else {
2274                 sky2_write16(hw, STAT_TX_IDX_TH, 10);
2275                 sky2_write8(hw, STAT_FIFO_WM, 16);
2276
2277                 /* set Status-FIFO ISR watermark */
2278                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2279                         sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2280                 else
2281                         sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2282
2283                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2284                 sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2285                 sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2286         }
2287
2288         /* enable status unit */
2289         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2290
2291         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2292         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2293         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2294
2295         return 0;
2296
2297 pci_err:
2298         /* This is to catch a BIOS bug workaround where
2299          * mmconfig table doesn't have other buses.
2300          */
2301         printk(KERN_ERR PFX "%s: can't access PCI config space\n",
2302                pci_name(hw->pdev));
2303         return err;
2304 }
2305
2306 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2307 {
2308         u32 modes;
2309         if (hw->copper) {
2310                 modes = SUPPORTED_10baseT_Half
2311                     | SUPPORTED_10baseT_Full
2312                     | SUPPORTED_100baseT_Half
2313                     | SUPPORTED_100baseT_Full
2314                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2315
2316                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2317                         modes |= SUPPORTED_1000baseT_Half
2318                             | SUPPORTED_1000baseT_Full;
2319         } else
2320                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2321                     | SUPPORTED_Autoneg;
2322         return modes;
2323 }
2324
2325 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2326 {
2327         struct sky2_port *sky2 = netdev_priv(dev);
2328         struct sky2_hw *hw = sky2->hw;
2329
2330         ecmd->transceiver = XCVR_INTERNAL;
2331         ecmd->supported = sky2_supported_modes(hw);
2332         ecmd->phy_address = PHY_ADDR_MARV;
2333         if (hw->copper) {
2334                 ecmd->supported = SUPPORTED_10baseT_Half
2335                     | SUPPORTED_10baseT_Full
2336                     | SUPPORTED_100baseT_Half
2337                     | SUPPORTED_100baseT_Full
2338                     | SUPPORTED_1000baseT_Half
2339                     | SUPPORTED_1000baseT_Full
2340                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2341                 ecmd->port = PORT_TP;
2342         } else
2343                 ecmd->port = PORT_FIBRE;
2344
2345         ecmd->advertising = sky2->advertising;
2346         ecmd->autoneg = sky2->autoneg;
2347         ecmd->speed = sky2->speed;
2348         ecmd->duplex = sky2->duplex;
2349         return 0;
2350 }
2351
2352 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2353 {
2354         struct sky2_port *sky2 = netdev_priv(dev);
2355         const struct sky2_hw *hw = sky2->hw;
2356         u32 supported = sky2_supported_modes(hw);
2357
2358         if (ecmd->autoneg == AUTONEG_ENABLE) {
2359                 ecmd->advertising = supported;
2360                 sky2->duplex = -1;
2361                 sky2->speed = -1;
2362         } else {
2363                 u32 setting;
2364
2365                 switch (ecmd->speed) {
2366                 case SPEED_1000:
2367                         if (ecmd->duplex == DUPLEX_FULL)
2368                                 setting = SUPPORTED_1000baseT_Full;
2369                         else if (ecmd->duplex == DUPLEX_HALF)
2370                                 setting = SUPPORTED_1000baseT_Half;
2371                         else
2372                                 return -EINVAL;
2373                         break;
2374                 case SPEED_100:
2375                         if (ecmd->duplex == DUPLEX_FULL)
2376                                 setting = SUPPORTED_100baseT_Full;
2377                         else if (ecmd->duplex == DUPLEX_HALF)
2378                                 setting = SUPPORTED_100baseT_Half;
2379                         else
2380                                 return -EINVAL;
2381                         break;
2382
2383                 case SPEED_10:
2384                         if (ecmd->duplex == DUPLEX_FULL)
2385                                 setting = SUPPORTED_10baseT_Full;
2386                         else if (ecmd->duplex == DUPLEX_HALF)
2387                                 setting = SUPPORTED_10baseT_Half;
2388                         else
2389                                 return -EINVAL;
2390                         break;
2391                 default:
2392                         return -EINVAL;
2393                 }
2394
2395                 if ((setting & supported) == 0)
2396                         return -EINVAL;
2397
2398                 sky2->speed = ecmd->speed;
2399                 sky2->duplex = ecmd->duplex;
2400         }
2401
2402         sky2->autoneg = ecmd->autoneg;
2403         sky2->advertising = ecmd->advertising;
2404
2405         if (netif_running(dev))
2406                 sky2_phy_reinit(sky2);
2407
2408         return 0;
2409 }
2410
2411 static void sky2_get_drvinfo(struct net_device *dev,
2412                              struct ethtool_drvinfo *info)
2413 {
2414         struct sky2_port *sky2 = netdev_priv(dev);
2415
2416         strcpy(info->driver, DRV_NAME);
2417         strcpy(info->version, DRV_VERSION);
2418         strcpy(info->fw_version, "N/A");
2419         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2420 }
2421
2422 static const struct sky2_stat {
2423         char name[ETH_GSTRING_LEN];
2424         u16 offset;
2425 } sky2_stats[] = {
2426         { "tx_bytes",      GM_TXO_OK_HI },
2427         { "rx_bytes",      GM_RXO_OK_HI },
2428         { "tx_broadcast",  GM_TXF_BC_OK },
2429         { "rx_broadcast",  GM_RXF_BC_OK },
2430         { "tx_multicast",  GM_TXF_MC_OK },
2431         { "rx_multicast",  GM_RXF_MC_OK },
2432         { "tx_unicast",    GM_TXF_UC_OK },
2433         { "rx_unicast",    GM_RXF_UC_OK },
2434         { "tx_mac_pause",  GM_TXF_MPAUSE },
2435         { "rx_mac_pause",  GM_RXF_MPAUSE },
2436         { "collisions",    GM_TXF_SNG_COL },
2437         { "late_collision",GM_TXF_LAT_COL },
2438         { "aborted",       GM_TXF_ABO_COL },
2439         { "multi_collisions", GM_TXF_MUL_COL },
2440         { "fifo_underrun", GM_TXE_FIFO_UR },
2441         { "fifo_overflow", GM_RXE_FIFO_OV },
2442         { "rx_toolong",    GM_RXF_LNG_ERR },
2443         { "rx_jabber",     GM_RXF_JAB_PKT },
2444         { "rx_runt",       GM_RXE_FRAG },
2445         { "rx_too_long",   GM_RXF_LNG_ERR },
2446         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2447 };
2448
2449 static u32 sky2_get_rx_csum(struct net_device *dev)
2450 {
2451         struct sky2_port *sky2 = netdev_priv(dev);
2452
2453         return sky2->rx_csum;
2454 }
2455
2456 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2457 {
2458         struct sky2_port *sky2 = netdev_priv(dev);
2459
2460         sky2->rx_csum = data;
2461
2462         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2463                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2464
2465         return 0;
2466 }
2467
2468 static u32 sky2_get_msglevel(struct net_device *netdev)
2469 {
2470         struct sky2_port *sky2 = netdev_priv(netdev);
2471         return sky2->msg_enable;
2472 }
2473
2474 static int sky2_nway_reset(struct net_device *dev)
2475 {
2476         struct sky2_port *sky2 = netdev_priv(dev);
2477
2478         if (sky2->autoneg != AUTONEG_ENABLE)
2479                 return -EINVAL;
2480
2481         sky2_phy_reinit(sky2);
2482
2483         return 0;
2484 }
2485
2486 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2487 {
2488         struct sky2_hw *hw = sky2->hw;
2489         unsigned port = sky2->port;
2490         int i;
2491
2492         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2493             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2494         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2495             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2496
2497         for (i = 2; i < count; i++)
2498                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2499 }
2500
2501 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2502 {
2503         struct sky2_port *sky2 = netdev_priv(netdev);
2504         sky2->msg_enable = value;
2505 }
2506
2507 static int sky2_get_stats_count(struct net_device *dev)
2508 {
2509         return ARRAY_SIZE(sky2_stats);
2510 }
2511
2512 static void sky2_get_ethtool_stats(struct net_device *dev,
2513                                    struct ethtool_stats *stats, u64 * data)
2514 {
2515         struct sky2_port *sky2 = netdev_priv(dev);
2516
2517         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2518 }
2519
2520 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2521 {
2522         int i;
2523
2524         switch (stringset) {
2525         case ETH_SS_STATS:
2526                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2527                         memcpy(data + i * ETH_GSTRING_LEN,
2528                                sky2_stats[i].name, ETH_GSTRING_LEN);
2529                 break;
2530         }
2531 }
2532
2533 /* Use hardware MIB variables for critical path statistics and
2534  * transmit feedback not reported at interrupt.
2535  * Other errors are accounted for in interrupt handler.
2536  */
2537 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2538 {
2539         struct sky2_port *sky2 = netdev_priv(dev);
2540         u64 data[13];
2541
2542         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2543
2544         sky2->net_stats.tx_bytes = data[0];
2545         sky2->net_stats.rx_bytes = data[1];
2546         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2547         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2548         sky2->net_stats.multicast = data[5] + data[7];
2549         sky2->net_stats.collisions = data[10];
2550         sky2->net_stats.tx_aborted_errors = data[12];
2551
2552         return &sky2->net_stats;
2553 }
2554
2555 static int sky2_set_mac_address(struct net_device *dev, void *p)
2556 {
2557         struct sky2_port *sky2 = netdev_priv(dev);
2558         struct sky2_hw *hw = sky2->hw;
2559         unsigned port = sky2->port;
2560         const struct sockaddr *addr = p;
2561
2562         if (!is_valid_ether_addr(addr->sa_data))
2563                 return -EADDRNOTAVAIL;
2564
2565         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2566         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2567                     dev->dev_addr, ETH_ALEN);
2568         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2569                     dev->dev_addr, ETH_ALEN);
2570
2571         /* virtual address for data */
2572         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2573
2574         /* physical address: used for pause frames */
2575         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2576
2577         return 0;
2578 }
2579
2580 static void sky2_set_multicast(struct net_device *dev)
2581 {
2582         struct sky2_port *sky2 = netdev_priv(dev);
2583         struct sky2_hw *hw = sky2->hw;
2584         unsigned port = sky2->port;
2585         struct dev_mc_list *list = dev->mc_list;
2586         u16 reg;
2587         u8 filter[8];
2588
2589         memset(filter, 0, sizeof(filter));
2590
2591         reg = gma_read16(hw, port, GM_RX_CTRL);
2592         reg |= GM_RXCR_UCF_ENA;
2593
2594         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2595                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2596         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2597                 memset(filter, 0xff, sizeof(filter));
2598         else if (dev->mc_count == 0)    /* no multicast */
2599                 reg &= ~GM_RXCR_MCF_ENA;
2600         else {
2601                 int i;
2602                 reg |= GM_RXCR_MCF_ENA;
2603
2604                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2605                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2606                         filter[bit / 8] |= 1 << (bit % 8);
2607                 }
2608         }
2609
2610         gma_write16(hw, port, GM_MC_ADDR_H1,
2611                     (u16) filter[0] | ((u16) filter[1] << 8));
2612         gma_write16(hw, port, GM_MC_ADDR_H2,
2613                     (u16) filter[2] | ((u16) filter[3] << 8));
2614         gma_write16(hw, port, GM_MC_ADDR_H3,
2615                     (u16) filter[4] | ((u16) filter[5] << 8));
2616         gma_write16(hw, port, GM_MC_ADDR_H4,
2617                     (u16) filter[6] | ((u16) filter[7] << 8));
2618
2619         gma_write16(hw, port, GM_RX_CTRL, reg);
2620 }
2621
2622 /* Can have one global because blinking is controlled by
2623  * ethtool and that is always under RTNL mutex
2624  */
2625 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2626 {
2627         u16 pg;
2628
2629         switch (hw->chip_id) {
2630         case CHIP_ID_YUKON_XL:
2631                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2632                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2633                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2634                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2635                                    PHY_M_LEDC_INIT_CTRL(7) |
2636                                    PHY_M_LEDC_STA1_CTRL(7) |
2637                                    PHY_M_LEDC_STA0_CTRL(7))
2638                              : 0);
2639
2640                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2641                 break;
2642
2643         default:
2644                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2645                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2646                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2647                              PHY_M_LED_MO_10(MO_LED_ON) |
2648                              PHY_M_LED_MO_100(MO_LED_ON) |
2649                              PHY_M_LED_MO_1000(MO_LED_ON) |
2650                              PHY_M_LED_MO_RX(MO_LED_ON)
2651                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2652                              PHY_M_LED_MO_10(MO_LED_OFF) |
2653                              PHY_M_LED_MO_100(MO_LED_OFF) |
2654                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2655                              PHY_M_LED_MO_RX(MO_LED_OFF));
2656
2657         }
2658 }
2659
2660 /* blink LED's for finding board */
2661 static int sky2_phys_id(struct net_device *dev, u32 data)
2662 {
2663         struct sky2_port *sky2 = netdev_priv(dev);
2664         struct sky2_hw *hw = sky2->hw;
2665         unsigned port = sky2->port;
2666         u16 ledctrl, ledover = 0;
2667         long ms;
2668         int interrupted;
2669         int onoff = 1;
2670
2671         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2672                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2673         else
2674                 ms = data * 1000;
2675
2676         /* save initial values */
2677         down(&sky2->phy_sema);
2678         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2679                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2680                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2681                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2682                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2683         } else {
2684                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2685                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2686         }
2687
2688         interrupted = 0;
2689         while (!interrupted && ms > 0) {
2690                 sky2_led(hw, port, onoff);
2691                 onoff = !onoff;
2692
2693                 up(&sky2->phy_sema);
2694                 interrupted = msleep_interruptible(250);
2695                 down(&sky2->phy_sema);
2696
2697                 ms -= 250;
2698         }
2699
2700         /* resume regularly scheduled programming */
2701         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2702                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2703                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2704                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2705                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2706         } else {
2707                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2708                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2709         }
2710         up(&sky2->phy_sema);
2711
2712         return 0;
2713 }
2714
2715 static void sky2_get_pauseparam(struct net_device *dev,
2716                                 struct ethtool_pauseparam *ecmd)
2717 {
2718         struct sky2_port *sky2 = netdev_priv(dev);
2719
2720         ecmd->tx_pause = sky2->tx_pause;
2721         ecmd->rx_pause = sky2->rx_pause;
2722         ecmd->autoneg = sky2->autoneg;
2723 }
2724
2725 static int sky2_set_pauseparam(struct net_device *dev,
2726                                struct ethtool_pauseparam *ecmd)
2727 {
2728         struct sky2_port *sky2 = netdev_priv(dev);
2729         int err = 0;
2730
2731         sky2->autoneg = ecmd->autoneg;
2732         sky2->tx_pause = ecmd->tx_pause != 0;
2733         sky2->rx_pause = ecmd->rx_pause != 0;
2734
2735         sky2_phy_reinit(sky2);
2736
2737         return err;
2738 }
2739
2740 #ifdef CONFIG_PM
2741 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2742 {
2743         struct sky2_port *sky2 = netdev_priv(dev);
2744
2745         wol->supported = WAKE_MAGIC;
2746         wol->wolopts = sky2->wol ? WAKE_MAGIC : 0;
2747 }
2748
2749 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2750 {
2751         struct sky2_port *sky2 = netdev_priv(dev);
2752         struct sky2_hw *hw = sky2->hw;
2753
2754         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
2755                 return -EOPNOTSUPP;
2756
2757         sky2->wol = wol->wolopts == WAKE_MAGIC;
2758
2759         if (sky2->wol) {
2760                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
2761
2762                 sky2_write16(hw, WOL_CTRL_STAT,
2763                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
2764                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
2765         } else
2766                 sky2_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
2767
2768         return 0;
2769 }
2770 #endif
2771
2772 static int sky2_get_coalesce(struct net_device *dev,
2773                              struct ethtool_coalesce *ecmd)
2774 {
2775         struct sky2_port *sky2 = netdev_priv(dev);
2776         struct sky2_hw *hw = sky2->hw;
2777
2778         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2779                 ecmd->tx_coalesce_usecs = 0;
2780         else {
2781                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2782                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2783         }
2784         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2785
2786         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2787                 ecmd->rx_coalesce_usecs = 0;
2788         else {
2789                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2790                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2791         }
2792         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2793
2794         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2795                 ecmd->rx_coalesce_usecs_irq = 0;
2796         else {
2797                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2798                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2799         }
2800
2801         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2802
2803         return 0;
2804 }
2805
2806 /* Note: this affect both ports */
2807 static int sky2_set_coalesce(struct net_device *dev,
2808                              struct ethtool_coalesce *ecmd)
2809 {
2810         struct sky2_port *sky2 = netdev_priv(dev);
2811         struct sky2_hw *hw = sky2->hw;
2812         const u32 tmin = sky2_clk2us(hw, 1);
2813         const u32 tmax = 5000;
2814
2815         if (ecmd->tx_coalesce_usecs != 0 &&
2816             (ecmd->tx_coalesce_usecs < tmin || ecmd->tx_coalesce_usecs > tmax))
2817                 return -EINVAL;
2818
2819         if (ecmd->rx_coalesce_usecs != 0 &&
2820             (ecmd->rx_coalesce_usecs < tmin || ecmd->rx_coalesce_usecs > tmax))
2821                 return -EINVAL;
2822
2823         if (ecmd->rx_coalesce_usecs_irq != 0 &&
2824             (ecmd->rx_coalesce_usecs_irq < tmin || ecmd->rx_coalesce_usecs_irq > tmax))
2825                 return -EINVAL;
2826
2827         if (ecmd->tx_max_coalesced_frames > 0xffff)
2828                 return -EINVAL;
2829         if (ecmd->rx_max_coalesced_frames > 0xff)
2830                 return -EINVAL;
2831         if (ecmd->rx_max_coalesced_frames_irq > 0xff)
2832                 return -EINVAL;
2833
2834         if (ecmd->tx_coalesce_usecs == 0)
2835                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2836         else {
2837                 sky2_write32(hw, STAT_TX_TIMER_INI,
2838                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2839                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2840         }
2841         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2842
2843         if (ecmd->rx_coalesce_usecs == 0)
2844                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2845         else {
2846                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2847                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2848                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2849         }
2850         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2851
2852         if (ecmd->rx_coalesce_usecs_irq == 0)
2853                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2854         else {
2855                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2856                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2857                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2858         }
2859         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2860         return 0;
2861 }
2862
2863 static void sky2_get_ringparam(struct net_device *dev,
2864                                struct ethtool_ringparam *ering)
2865 {
2866         struct sky2_port *sky2 = netdev_priv(dev);
2867
2868         ering->rx_max_pending = RX_MAX_PENDING;
2869         ering->rx_mini_max_pending = 0;
2870         ering->rx_jumbo_max_pending = 0;
2871         ering->tx_max_pending = TX_RING_SIZE - 1;
2872
2873         ering->rx_pending = sky2->rx_pending;
2874         ering->rx_mini_pending = 0;
2875         ering->rx_jumbo_pending = 0;
2876         ering->tx_pending = sky2->tx_pending;
2877 }
2878
2879 static int sky2_set_ringparam(struct net_device *dev,
2880                               struct ethtool_ringparam *ering)
2881 {
2882         struct sky2_port *sky2 = netdev_priv(dev);
2883         int err = 0;
2884
2885         if (ering->rx_pending > RX_MAX_PENDING ||
2886             ering->rx_pending < 8 ||
2887             ering->tx_pending < MAX_SKB_TX_LE ||
2888             ering->tx_pending > TX_RING_SIZE - 1)
2889                 return -EINVAL;
2890
2891         if (netif_running(dev))
2892                 sky2_down(dev);
2893
2894         sky2->rx_pending = ering->rx_pending;
2895         sky2->tx_pending = ering->tx_pending;
2896
2897         if (netif_running(dev)) {
2898                 err = sky2_up(dev);
2899                 if (err)
2900                         dev_close(dev);
2901                 else
2902                         sky2_set_multicast(dev);
2903         }
2904
2905         return err;
2906 }
2907
2908 static int sky2_get_regs_len(struct net_device *dev)
2909 {
2910         return 0x4000;
2911 }
2912
2913 /*
2914  * Returns copy of control register region
2915  * Note: access to the RAM address register set will cause timeouts.
2916  */
2917 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
2918                           void *p)
2919 {
2920         const struct sky2_port *sky2 = netdev_priv(dev);
2921         const void __iomem *io = sky2->hw->regs;
2922
2923         BUG_ON(regs->len < B3_RI_WTO_R1);
2924         regs->version = 1;
2925         memset(p, 0, regs->len);
2926
2927         memcpy_fromio(p, io, B3_RAM_ADDR);
2928
2929         memcpy_fromio(p + B3_RI_WTO_R1,
2930                       io + B3_RI_WTO_R1,
2931                       regs->len - B3_RI_WTO_R1);
2932 }
2933
2934 static struct ethtool_ops sky2_ethtool_ops = {
2935         .get_settings = sky2_get_settings,
2936         .set_settings = sky2_set_settings,
2937         .get_drvinfo = sky2_get_drvinfo,
2938         .get_msglevel = sky2_get_msglevel,
2939         .set_msglevel = sky2_set_msglevel,
2940         .nway_reset   = sky2_nway_reset,
2941         .get_regs_len = sky2_get_regs_len,
2942         .get_regs = sky2_get_regs,
2943         .get_link = ethtool_op_get_link,
2944         .get_sg = ethtool_op_get_sg,
2945         .set_sg = ethtool_op_set_sg,
2946         .get_tx_csum = ethtool_op_get_tx_csum,
2947         .set_tx_csum = ethtool_op_set_tx_csum,
2948         .get_tso = ethtool_op_get_tso,
2949         .set_tso = ethtool_op_set_tso,
2950         .get_rx_csum = sky2_get_rx_csum,
2951         .set_rx_csum = sky2_set_rx_csum,
2952         .get_strings = sky2_get_strings,
2953         .get_coalesce = sky2_get_coalesce,
2954         .set_coalesce = sky2_set_coalesce,
2955         .get_ringparam = sky2_get_ringparam,
2956         .set_ringparam = sky2_set_ringparam,
2957         .get_pauseparam = sky2_get_pauseparam,
2958         .set_pauseparam = sky2_set_pauseparam,
2959 #ifdef CONFIG_PM
2960         .get_wol = sky2_get_wol,
2961         .set_wol = sky2_set_wol,
2962 #endif
2963         .phys_id = sky2_phys_id,
2964         .get_stats_count = sky2_get_stats_count,
2965         .get_ethtool_stats = sky2_get_ethtool_stats,
2966         .get_perm_addr  = ethtool_op_get_perm_addr,
2967 };
2968
2969 /* Initialize network device */
2970 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
2971                                                      unsigned port, int highmem)
2972 {
2973         struct sky2_port *sky2;
2974         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
2975
2976         if (!dev) {
2977                 printk(KERN_ERR "sky2 etherdev alloc failed");
2978                 return NULL;
2979         }
2980
2981         SET_MODULE_OWNER(dev);
2982         SET_NETDEV_DEV(dev, &hw->pdev->dev);
2983         dev->irq = hw->pdev->irq;
2984         dev->open = sky2_up;
2985         dev->stop = sky2_down;
2986         dev->do_ioctl = sky2_ioctl;
2987         dev->hard_start_xmit = sky2_xmit_frame;
2988         dev->get_stats = sky2_get_stats;
2989         dev->set_multicast_list = sky2_set_multicast;
2990         dev->set_mac_address = sky2_set_mac_address;
2991         dev->change_mtu = sky2_change_mtu;
2992         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
2993         dev->tx_timeout = sky2_tx_timeout;
2994         dev->watchdog_timeo = TX_WATCHDOG;
2995         if (port == 0)
2996                 dev->poll = sky2_poll;
2997         dev->weight = NAPI_WEIGHT;
2998 #ifdef CONFIG_NET_POLL_CONTROLLER
2999         dev->poll_controller = sky2_netpoll;
3000 #endif
3001
3002         sky2 = netdev_priv(dev);
3003         sky2->netdev = dev;
3004         sky2->hw = hw;
3005         sky2->msg_enable = netif_msg_init(debug, default_msg);
3006
3007         spin_lock_init(&sky2->tx_lock);
3008         /* Auto speed and flow control */
3009         sky2->autoneg = AUTONEG_ENABLE;
3010         sky2->tx_pause = 1;
3011         sky2->rx_pause = 1;
3012         sky2->duplex = -1;
3013         sky2->speed = -1;
3014         sky2->advertising = sky2_supported_modes(hw);
3015
3016         /* Receive checksum disabled for Yukon XL
3017          * because of observed problems with incorrect
3018          * values when multiple packets are received in one interrupt
3019          */
3020         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
3021
3022         INIT_WORK(&sky2->phy_task, sky2_phy_task, sky2);
3023         init_MUTEX(&sky2->phy_sema);
3024         sky2->tx_pending = TX_DEF_PENDING;
3025         sky2->rx_pending = is_ec_a1(hw) ? 8 : RX_DEF_PENDING;
3026         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3027
3028         hw->dev[port] = dev;
3029
3030         sky2->port = port;
3031
3032         dev->features |= NETIF_F_LLTX;
3033         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3034                 dev->features |= NETIF_F_TSO;
3035         if (highmem)
3036                 dev->features |= NETIF_F_HIGHDMA;
3037         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3038
3039 #ifdef SKY2_VLAN_TAG_USED
3040         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3041         dev->vlan_rx_register = sky2_vlan_rx_register;
3042         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3043 #endif
3044
3045         /* read the mac address */
3046         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3047         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3048
3049         /* device is off until link detection */
3050         netif_carrier_off(dev);
3051         netif_stop_queue(dev);
3052
3053         return dev;
3054 }
3055
3056 static void __devinit sky2_show_addr(struct net_device *dev)
3057 {
3058         const struct sky2_port *sky2 = netdev_priv(dev);
3059
3060         if (netif_msg_probe(sky2))
3061                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3062                        dev->name,
3063                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3064                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3065 }
3066
3067 static int __devinit sky2_probe(struct pci_dev *pdev,
3068                                 const struct pci_device_id *ent)
3069 {
3070         struct net_device *dev, *dev1 = NULL;
3071         struct sky2_hw *hw;
3072         int err, pm_cap, using_dac = 0;
3073
3074         err = pci_enable_device(pdev);
3075         if (err) {
3076                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3077                        pci_name(pdev));
3078                 goto err_out;
3079         }
3080
3081         err = pci_request_regions(pdev, DRV_NAME);
3082         if (err) {
3083                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3084                        pci_name(pdev));
3085                 goto err_out;
3086         }
3087
3088         pci_set_master(pdev);
3089
3090         /* Find power-management capability. */
3091         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3092         if (pm_cap == 0) {
3093                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3094                        "aborting.\n");
3095                 err = -EIO;
3096                 goto err_out_free_regions;
3097         }
3098
3099         if (sizeof(dma_addr_t) > sizeof(u32) &&
3100             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3101                 using_dac = 1;
3102                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3103                 if (err < 0) {
3104                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3105                                "for consistent allocations\n", pci_name(pdev));
3106                         goto err_out_free_regions;
3107                 }
3108
3109         } else {
3110                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3111                 if (err) {
3112                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3113                                pci_name(pdev));
3114                         goto err_out_free_regions;
3115                 }
3116         }
3117
3118 #ifdef __BIG_ENDIAN
3119         /* byte swap descriptors in hardware */
3120         {
3121                 u32 reg;
3122
3123                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3124                 reg |= PCI_REV_DESC;
3125                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3126         }
3127 #endif
3128
3129         err = -ENOMEM;
3130         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3131         if (!hw) {
3132                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3133                        pci_name(pdev));
3134                 goto err_out_free_regions;
3135         }
3136
3137         hw->pdev = pdev;
3138
3139         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3140         if (!hw->regs) {
3141                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3142                        pci_name(pdev));
3143                 goto err_out_free_hw;
3144         }
3145         hw->pm_cap = pm_cap;
3146
3147         /* ring for status responses */
3148         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3149                                          &hw->st_dma);
3150         if (!hw->st_le)
3151                 goto err_out_iounmap;
3152
3153         err = sky2_reset(hw);
3154         if (err)
3155                 goto err_out_iounmap;
3156
3157         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3158                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3159                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3160                hw->chip_id, hw->chip_rev);
3161
3162         dev = sky2_init_netdev(hw, 0, using_dac);
3163         if (!dev)
3164                 goto err_out_free_pci;
3165
3166         err = register_netdev(dev);
3167         if (err) {
3168                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3169                        pci_name(pdev));
3170                 goto err_out_free_netdev;
3171         }
3172
3173         sky2_show_addr(dev);
3174
3175         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3176                 if (register_netdev(dev1) == 0)
3177                         sky2_show_addr(dev1);
3178                 else {
3179                         /* Failure to register second port need not be fatal */
3180                         printk(KERN_WARNING PFX
3181                                "register of second port failed\n");
3182                         hw->dev[1] = NULL;
3183                         free_netdev(dev1);
3184                 }
3185         }
3186
3187         err = request_irq(pdev->irq, sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3188         if (err) {
3189                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3190                        pci_name(pdev), pdev->irq);
3191                 goto err_out_unregister;
3192         }
3193
3194         hw->intr_mask = Y2_IS_BASE;
3195         sky2_write32(hw, B0_IMSK, hw->intr_mask);
3196
3197         pci_set_drvdata(pdev, hw);
3198
3199         return 0;
3200
3201 err_out_unregister:
3202         if (dev1) {
3203                 unregister_netdev(dev1);
3204                 free_netdev(dev1);
3205         }
3206         unregister_netdev(dev);
3207 err_out_free_netdev:
3208         free_netdev(dev);
3209 err_out_free_pci:
3210         sky2_write8(hw, B0_CTST, CS_RST_SET);
3211         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3212 err_out_iounmap:
3213         iounmap(hw->regs);
3214 err_out_free_hw:
3215         kfree(hw);
3216 err_out_free_regions:
3217         pci_release_regions(pdev);
3218         pci_disable_device(pdev);
3219 err_out:
3220         return err;
3221 }
3222
3223 static void __devexit sky2_remove(struct pci_dev *pdev)
3224 {
3225         struct sky2_hw *hw = pci_get_drvdata(pdev);
3226         struct net_device *dev0, *dev1;
3227
3228         if (!hw)
3229                 return;
3230
3231         dev0 = hw->dev[0];
3232         dev1 = hw->dev[1];
3233         if (dev1)
3234                 unregister_netdev(dev1);
3235         unregister_netdev(dev0);
3236
3237         sky2_write32(hw, B0_IMSK, 0);
3238         sky2_set_power_state(hw, PCI_D3hot);
3239         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3240         sky2_write8(hw, B0_CTST, CS_RST_SET);
3241         sky2_read8(hw, B0_CTST);
3242
3243         free_irq(pdev->irq, hw);
3244         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3245         pci_release_regions(pdev);
3246         pci_disable_device(pdev);
3247
3248         if (dev1)
3249                 free_netdev(dev1);
3250         free_netdev(dev0);
3251         iounmap(hw->regs);
3252         kfree(hw);
3253
3254         pci_set_drvdata(pdev, NULL);
3255 }
3256
3257 #ifdef CONFIG_PM
3258 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3259 {
3260         struct sky2_hw *hw = pci_get_drvdata(pdev);
3261         int i;
3262
3263         for (i = 0; i < 2; i++) {
3264                 struct net_device *dev = hw->dev[i];
3265
3266                 if (dev) {
3267                         if (!netif_running(dev))
3268                                 continue;
3269
3270                         sky2_down(dev);
3271                         netif_device_detach(dev);
3272                 }
3273         }
3274
3275         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3276 }
3277
3278 static int sky2_resume(struct pci_dev *pdev)
3279 {
3280         struct sky2_hw *hw = pci_get_drvdata(pdev);
3281         int i, err;
3282
3283         pci_restore_state(pdev);
3284         pci_enable_wake(pdev, PCI_D0, 0);
3285         err = sky2_set_power_state(hw, PCI_D0);
3286         if (err)
3287                 goto out;
3288
3289         err = sky2_reset(hw);
3290         if (err)
3291                 goto out;
3292
3293         for (i = 0; i < 2; i++) {
3294                 struct net_device *dev = hw->dev[i];
3295                 if (dev && netif_running(dev)) {
3296                         netif_device_attach(dev);
3297                         err = sky2_up(dev);
3298                         if (err) {
3299                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3300                                        dev->name, err);
3301                                 dev_close(dev);
3302                                 break;
3303                         }
3304                 }
3305         }
3306 out:
3307         return err;
3308 }
3309 #endif
3310
3311 static struct pci_driver sky2_driver = {
3312         .name = DRV_NAME,
3313         .id_table = sky2_id_table,
3314         .probe = sky2_probe,
3315         .remove = __devexit_p(sky2_remove),
3316 #ifdef CONFIG_PM
3317         .suspend = sky2_suspend,
3318         .resume = sky2_resume,
3319 #endif
3320 };
3321
3322 static int __init sky2_init_module(void)
3323 {
3324         return pci_register_driver(&sky2_driver);
3325 }
3326
3327 static void __exit sky2_cleanup_module(void)
3328 {
3329         pci_unregister_driver(&sky2_driver);
3330 }
3331
3332 module_init(sky2_init_module);
3333 module_exit(sky2_cleanup_module);
3334
3335 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3336 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3337 MODULE_LICENSE("GPL");
3338 MODULE_VERSION(DRV_VERSION);