SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <net/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/debugfs.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.21"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3.
  61  */
  62
  63 #define RX_LE_SIZE              1024
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67
  68 #define TX_RING_SIZE            512
  69 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  70 #define TX_MIN_PENDING          64
  71 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  72
  73 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  74 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  75 #define TX_WATCHDOG             (5 * HZ)
  76 #define NAPI_WEIGHT             64
  77 #define PHY_RETRIES             1000
  78
  79 #define SKY2_EEPROM_MAGIC       0x9955aabb
  80
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 128;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static const struct pci_device_id sky2_id_table[] = {
 102         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 139         { 0 }
 140 };
 141
 142 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 143
 144 /* Avoid conditionals by using array */
 145 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 146 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 147 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 148
 149 /* This driver supports yukon2 chipset only */
 150 static const char *yukon2_name[] = {
 151         "XL",           /* 0xb3 */
 152         "EC Ultra",     /* 0xb4 */
 153         "Extreme",      /* 0xb5 */
 154         "EC",           /* 0xb6 */
 155         "FE",           /* 0xb7 */
 156         "FE+",          /* 0xb8 */
 157 };
 158
 159 static void sky2_set_multicast(struct net_device *dev);
 160
 161 /* Access to PHY via serial interconnect */
 162 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 163 {
 164         int i;
 165
 166         gma_write16(hw, port, GM_SMI_DATA, val);
 167         gma_write16(hw, port, GM_SMI_CTRL,
 168                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 169
 170         for (i = 0; i < PHY_RETRIES; i++) {
 171                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 172                 if (ctrl == 0xffff)
 173                         goto io_error;
 174
 175                 if (!(ctrl & GM_SMI_CT_BUSY))
 176                         return 0;
 177
 178                 udelay(10);
 179         }
 180
 181         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 182         return -ETIMEDOUT;
 183
 184 io_error:
 185         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 186         return -EIO;
 187 }
 188
 189 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 190 {
 191         int i;
 192
 193         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 194                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 195
 196         for (i = 0; i < PHY_RETRIES; i++) {
 197                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 198                 if (ctrl == 0xffff)
 199                         goto io_error;
 200
 201                 if (ctrl & GM_SMI_CT_RD_VAL) {
 202                         *val = gma_read16(hw, port, GM_SMI_DATA);
 203                         return 0;
 204                 }
 205
 206                 udelay(10);
 207         }
 208
 209         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 210         return -ETIMEDOUT;
 211 io_error:
 212         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 213         return -EIO;
 214 }
 215
 216 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 217 {
 218         u16 v;
 219         __gm_phy_read(hw, port, reg, &v);
 220         return v;
 221 }
 222
 223
 224 static void sky2_power_on(struct sky2_hw *hw)
 225 {
 226         /* switch power to VCC (WA for VAUX problem) */
 227         sky2_write8(hw, B0_POWER_CTRL,
 228                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 229
 230         /* disable Core Clock Division, */
 231         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 232
 233         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 234                 /* enable bits are inverted */
 235                 sky2_write8(hw, B2_Y2_CLK_GATE,
 236                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 237                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 238                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 239         else
 240                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 241
 242         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 243                 u32 reg;
 244
 245                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 246
 247                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 248                 /* set all bits to 0 except bits 15..12 and 8 */
 249                 reg &= P_ASPM_CONTROL_MSK;
 250                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 251
 252                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 253                 /* set all bits to 0 except bits 28 & 27 */
 254                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 255                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 256
 257                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 258
 259                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 260                 reg = sky2_read32(hw, B2_GP_IO);
 261                 reg |= GLB_GPIO_STAT_RACE_DIS;
 262                 sky2_write32(hw, B2_GP_IO, reg);
 263
 264                 sky2_read32(hw, B2_GP_IO);
 265         }
 266 }
 267
 268 static void sky2_power_aux(struct sky2_hw *hw)
 269 {
 270         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 271                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 272         else
 273                 /* enable bits are inverted */
 274                 sky2_write8(hw, B2_Y2_CLK_GATE,
 275                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 276                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 277                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 278
 279         /* switch power to VAUX */
 280         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
 281                 sky2_write8(hw, B0_POWER_CTRL,
 282                             (PC_VAUX_ENA | PC_VCC_ENA |
 283                              PC_VAUX_ON | PC_VCC_OFF));
 284 }
 285
 286 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 287 {
 288         u16 reg;
 289
 290         /* disable all GMAC IRQ's */
 291         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 292
 293         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 294         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 295         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 296         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 297
 298         reg = gma_read16(hw, port, GM_RX_CTRL);
 299         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 300         gma_write16(hw, port, GM_RX_CTRL, reg);
 301 }
 302
 303 /* flow control to advertise bits */
 304 static const u16 copper_fc_adv[] = {
 305         [FC_NONE]       = 0,
 306         [FC_TX]         = PHY_M_AN_ASP,
 307         [FC_RX]         = PHY_M_AN_PC,
 308         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 309 };
 310
 311 /* flow control to advertise bits when using 1000BaseX */
 312 static const u16 fiber_fc_adv[] = {
 313         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 314         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 315         [FC_RX]   = PHY_M_P_SYM_MD_X,
 316         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 317 };
 318
 319 /* flow control to GMA disable bits */
 320 static const u16 gm_fc_disable[] = {
 321         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 322         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 323         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 324         [FC_BOTH] = 0,
 325 };
 326
 327
 328 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 329 {
 330         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 331         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 332
 333         if (sky2->autoneg == AUTONEG_ENABLE &&
 334             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 335                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 336
 337                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 338                            PHY_M_EC_MAC_S_MSK);
 339                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 340
 341                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 342                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 343                         /* set downshift counter to 3x and enable downshift */
 344                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 345                 else
 346                         /* set master & slave downshift counter to 1x */
 347                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 348
 349                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 350         }
 351
 352         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 353         if (sky2_is_copper(hw)) {
 354                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 355                         /* enable automatic crossover */
 356                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 357
 358                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 359                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 360                                 u16 spec;
 361
 362                                 /* Enable Class A driver for FE+ A0 */
 363                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 364                                 spec |= PHY_M_FESC_SEL_CL_A;
 365                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 366                         }
 367                 } else {
 368                         /* disable energy detect */
 369                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 370
 371                         /* enable automatic crossover */
 372                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 373
 374                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 375                         if (sky2->autoneg == AUTONEG_ENABLE
 376                             && (hw->flags & SKY2_HW_NEWER_PHY)) {
 377                                 /* set downshift counter to 3x and enable downshift */
 378                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 379                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 380                         }
 381                 }
 382         } else {
 383                 /* workaround for deviation #4.88 (CRC errors) */
 384                 /* disable Automatic Crossover */
 385
 386                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 387         }
 388
 389         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 390
 391         /* special setup for PHY 88E1112 Fiber */
 392         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 393                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 394
 395                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 396                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 397                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 398                 ctrl &= ~PHY_M_MAC_MD_MSK;
 399                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 400                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 401
 402                 if (hw->pmd_type  == 'P') {
 403                         /* select page 1 to access Fiber registers */
 404                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 405
 406                         /* for SFP-module set SIGDET polarity to low */
 407                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 408                         ctrl |= PHY_M_FIB_SIGD_POL;
 409                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 410                 }
 411
 412                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 413         }
 414
 415         ctrl = PHY_CT_RESET;
 416         ct1000 = 0;
 417         adv = PHY_AN_CSMA;
 418         reg = 0;
 419
 420         if (sky2->autoneg == AUTONEG_ENABLE) {
 421                 if (sky2_is_copper(hw)) {
 422                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 423                                 ct1000 |= PHY_M_1000C_AFD;
 424                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 425                                 ct1000 |= PHY_M_1000C_AHD;
 426                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 427                                 adv |= PHY_M_AN_100_FD;
 428                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 429                                 adv |= PHY_M_AN_100_HD;
 430                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 431                                 adv |= PHY_M_AN_10_FD;
 432                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 433                                 adv |= PHY_M_AN_10_HD;
 434
 435                         adv |= copper_fc_adv[sky2->flow_mode];
 436                 } else {        /* special defines for FIBER (88E1040S only) */
 437                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 438                                 adv |= PHY_M_AN_1000X_AFD;
 439                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 440                                 adv |= PHY_M_AN_1000X_AHD;
 441
 442                         adv |= fiber_fc_adv[sky2->flow_mode];
 443                 }
 444
 445                 /* Restart Auto-negotiation */
 446                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 447         } else {
 448                 /* forced speed/duplex settings */
 449                 ct1000 = PHY_M_1000C_MSE;
 450
 451                 /* Disable auto update for duplex flow control and speed */
 452                 reg |= GM_GPCR_AU_ALL_DIS;
 453
 454                 switch (sky2->speed) {
 455                 case SPEED_1000:
 456                         ctrl |= PHY_CT_SP1000;
 457                         reg |= GM_GPCR_SPEED_1000;
 458                         break;
 459                 case SPEED_100:
 460                         ctrl |= PHY_CT_SP100;
 461                         reg |= GM_GPCR_SPEED_100;
 462                         break;
 463                 }
 464
 465                 if (sky2->duplex == DUPLEX_FULL) {
 466                         reg |= GM_GPCR_DUP_FULL;
 467                         ctrl |= PHY_CT_DUP_MD;
 468                 } else if (sky2->speed < SPEED_1000)
 469                         sky2->flow_mode = FC_NONE;
 470
 471
 472                 reg |= gm_fc_disable[sky2->flow_mode];
 473
 474                 /* Forward pause packets to GMAC? */
 475                 if (sky2->flow_mode & FC_RX)
 476                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 477                 else
 478                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 479         }
 480
 481         gma_write16(hw, port, GM_GP_CTRL, reg);
 482
 483         if (hw->flags & SKY2_HW_GIGABIT)
 484                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 485
 486         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 487         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 488
 489         /* Setup Phy LED's */
 490         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 491         ledover = 0;
 492
 493         switch (hw->chip_id) {
 494         case CHIP_ID_YUKON_FE:
 495                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 496                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 497
 498                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 499
 500                 /* delete ACT LED control bits */
 501                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 502                 /* change ACT LED control to blink mode */
 503                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 504                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 505                 break;
 506
 507         case CHIP_ID_YUKON_FE_P:
 508                 /* Enable Link Partner Next Page */
 509                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 510                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 511
 512                 /* disable Energy Detect and enable scrambler */
 513                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 514                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 515
 516                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 517                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 518                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 519                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 520
 521                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 522                 break;
 523
 524         case CHIP_ID_YUKON_XL:
 525                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 526
 527                 /* select page 3 to access LED control register */
 528                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 529
 530                 /* set LED Function Control register */
 531                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 532                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 533                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 534                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 535                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 536
 537                 /* set Polarity Control register */
 538                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 539                              (PHY_M_POLC_LS1_P_MIX(4) |
 540                               PHY_M_POLC_IS0_P_MIX(4) |
 541                               PHY_M_POLC_LOS_CTRL(2) |
 542                               PHY_M_POLC_INIT_CTRL(2) |
 543                               PHY_M_POLC_STA1_CTRL(2) |
 544                               PHY_M_POLC_STA0_CTRL(2)));
 545
 546                 /* restore page register */
 547                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 548                 break;
 549
 550         case CHIP_ID_YUKON_EC_U:
 551         case CHIP_ID_YUKON_EX:
 552         case CHIP_ID_YUKON_SUPR:
 553                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 554
 555                 /* select page 3 to access LED control register */
 556                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 557
 558                 /* set LED Function Control register */
 559                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 560                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 561                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 562                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 563                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 564
 565                 /* set Blink Rate in LED Timer Control Register */
 566                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 567                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 568                 /* restore page register */
 569                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 570                 break;
 571
 572         default:
 573                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 574                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 575                 /* turn off the Rx LED (LED_RX) */
 576                 ledover &= ~PHY_M_LED_MO_RX;
 577         }
 578
 579         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 580             hw->chip_rev == CHIP_REV_YU_EC_U_A1) {
 581                 /* apply fixes in PHY AFE */
 582                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 583
 584                 /* increase differential signal amplitude in 10BASE-T */
 585                 gm_phy_write(hw, port, 0x18, 0xaa99);
 586                 gm_phy_write(hw, port, 0x17, 0x2011);
 587
 588                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 589                 gm_phy_write(hw, port, 0x18, 0xa204);
 590                 gm_phy_write(hw, port, 0x17, 0x2002);
 591
 592                 /* set page register to 0 */
 593                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 594         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 595                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 596                 /* apply workaround for integrated resistors calibration */
 597                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 598                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 599         } else if (hw->chip_id != CHIP_ID_YUKON_EX) {
 600                 /* no effect on Yukon-XL */
 601                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 602
 603                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 604                         /* turn on 100 Mbps LED (LED_LINK100) */
 605                         ledover |= PHY_M_LED_MO_100;
 606                 }
 607
 608                 if (ledover)
 609                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 610
 611         }
 612
 613         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 614         if (sky2->autoneg == AUTONEG_ENABLE)
 615                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 616         else
 617                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 618 }
 619
 620 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
 621 {
 622         u32 reg1;
 623         static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 624         static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 625
 626         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 627         /* Turn on/off phy power saving */
 628         if (onoff)
 629                 reg1 &= ~phy_power[port];
 630         else
 631                 reg1 |= phy_power[port];
 632
 633         if (onoff && hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 634                 reg1 |= coma_mode[port];
 635
 636         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 637         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 638
 639         udelay(100);
 640 }
 641
 642 /* Force a renegotiation */
 643 static void sky2_phy_reinit(struct sky2_port *sky2)
 644 {
 645         spin_lock_bh(&sky2->phy_lock);
 646         sky2_phy_init(sky2->hw, sky2->port);
 647         spin_unlock_bh(&sky2->phy_lock);
 648 }
 649
 650 /* Put device in state to listen for Wake On Lan */
 651 static void sky2_wol_init(struct sky2_port *sky2)
 652 {
 653         struct sky2_hw *hw = sky2->hw;
 654         unsigned port = sky2->port;
 655         enum flow_control save_mode;
 656         u16 ctrl;
 657         u32 reg1;
 658
 659         /* Bring hardware out of reset */
 660         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 661         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 662
 663         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 664         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 665
 666         /* Force to 10/100
 667          * sky2_reset will re-enable on resume
 668          */
 669         save_mode = sky2->flow_mode;
 670         ctrl = sky2->advertising;
 671
 672         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 673         sky2->flow_mode = FC_NONE;
 674         sky2_phy_power(hw, port, 1);
 675         sky2_phy_reinit(sky2);
 676
 677         sky2->flow_mode = save_mode;
 678         sky2->advertising = ctrl;
 679
 680         /* Set GMAC to no flow control and auto update for speed/duplex */
 681         gma_write16(hw, port, GM_GP_CTRL,
 682                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 683                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 684
 685         /* Set WOL address */
 686         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 687                     sky2->netdev->dev_addr, ETH_ALEN);
 688
 689         /* Turn on appropriate WOL control bits */
 690         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 691         ctrl = 0;
 692         if (sky2->wol & WAKE_PHY)
 693                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 694         else
 695                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 696
 697         if (sky2->wol & WAKE_MAGIC)
 698                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 699         else
 700                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 701
 702         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 703         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 704
 705         /* Turn on legacy PCI-Express PME mode */
 706         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 707         reg1 |= PCI_Y2_PME_LEGACY;
 708         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 709
 710         /* block receiver */
 711         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 712
 713 }
 714
 715 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 716 {
 717         struct net_device *dev = hw->dev[port];
 718
 719         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 720               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 721              hw->chip_id == CHIP_ID_YUKON_FE_P ||
 722              hw->chip_id == CHIP_ID_YUKON_SUPR) {
 723                 /* Yukon-Extreme B0 and further Extreme devices */
 724                 /* enable Store & Forward mode for TX */
 725
 726                 if (dev->mtu <= ETH_DATA_LEN)
 727                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 728                                      TX_JUMBO_DIS | TX_STFW_ENA);
 729
 730                 else
 731                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 732                                      TX_JUMBO_ENA| TX_STFW_ENA);
 733         } else {
 734                 if (dev->mtu <= ETH_DATA_LEN)
 735                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 736                 else {
 737                         /* set Tx GMAC FIFO Almost Empty Threshold */
 738                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 739                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 740
 741                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 742
 743                         /* Can't do offload because of lack of store/forward */
 744                         dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
 745                 }
 746         }
 747 }
 748
 749 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 750 {
 751         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 752         u16 reg;
 753         u32 rx_reg;
 754         int i;
 755         const u8 *addr = hw->dev[port]->dev_addr;
 756
 757         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 758         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 759
 760         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 761
 762         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 763                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 764                 /* clear GMAC 1 Control reset */
 765                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 766                 do {
 767                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 768                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 769                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 770                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 771                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 772         }
 773
 774         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 775
 776         /* Enable Transmit FIFO Underrun */
 777         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 778
 779         spin_lock_bh(&sky2->phy_lock);
 780         sky2_phy_init(hw, port);
 781         spin_unlock_bh(&sky2->phy_lock);
 782
 783         /* MIB clear */
 784         reg = gma_read16(hw, port, GM_PHY_ADDR);
 785         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 786
 787         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 788                 gma_read16(hw, port, i);
 789         gma_write16(hw, port, GM_PHY_ADDR, reg);
 790
 791         /* transmit control */
 792         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 793
 794         /* receive control reg: unicast + multicast + no FCS  */
 795         gma_write16(hw, port, GM_RX_CTRL,
 796                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 797
 798         /* transmit flow control */
 799         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 800
 801         /* transmit parameter */
 802         gma_write16(hw, port, GM_TX_PARAM,
 803                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 804                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 805                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 806                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 807
 808         /* serial mode register */
 809         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 810                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 811
 812         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 813                 reg |= GM_SMOD_JUMBO_ENA;
 814
 815         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 816
 817         /* virtual address for data */
 818         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 819
 820         /* physical address: used for pause frames */
 821         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 822
 823         /* ignore counter overflows */
 824         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 825         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 826         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 827
 828         /* Configure Rx MAC FIFO */
 829         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 830         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 831         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 832             hw->chip_id == CHIP_ID_YUKON_FE_P)
 833                 rx_reg |= GMF_RX_OVER_ON;
 834
 835         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 836
 837         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 838                 /* Hardware errata - clear flush mask */
 839                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 840         } else {
 841                 /* Flush Rx MAC FIFO on any flow control or error */
 842                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 843         }
 844
 845         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 846         reg = RX_GMF_FL_THR_DEF + 1;
 847         /* Another magic mystery workaround from sk98lin */
 848         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 849             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 850                 reg = 0x178;
 851         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 852
 853         /* Configure Tx MAC FIFO */
 854         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 855         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 856
 857         /* On chips without ram buffer, pause is controled by MAC level */
 858         if (sky2_read8(hw, B2_E_0) == 0) {
 859                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 860                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 861
 862                 sky2_set_tx_stfwd(hw, port);
 863         }
 864
 865         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 866             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 867                 /* disable dynamic watermark */
 868                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 869                 reg &= ~TX_DYN_WM_ENA;
 870                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 871         }
 872 }
 873
 874 /* Assign Ram Buffer allocation to queue */
 875 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 876 {
 877         u32 end;
 878
 879         /* convert from K bytes to qwords used for hw register */
 880         start *= 1024/8;
 881         space *= 1024/8;
 882         end = start + space - 1;
 883
 884         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 885         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 886         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 887         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 888         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 889
 890         if (q == Q_R1 || q == Q_R2) {
 891                 u32 tp = space - space/4;
 892
 893                 /* On receive queue's set the thresholds
 894                  * give receiver priority when > 3/4 full
 895                  * send pause when down to 2K
 896                  */
 897                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 898                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 899
 900                 tp = space - 2048/8;
 901                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 902                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 903         } else {
 904                 /* Enable store & forward on Tx queue's because
 905                  * Tx FIFO is only 1K on Yukon
 906                  */
 907                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 908         }
 909
 910         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 911         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 912 }
 913
 914 /* Setup Bus Memory Interface */
 915 static void sky2_qset(struct sky2_hw *hw, u16 q)
 916 {
 917         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 918         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 919         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 920         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 921 }
 922
 923 /* Setup prefetch unit registers. This is the interface between
 924  * hardware and driver list elements
 925  */
 926 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 927                                       u64 addr, u32 last)
 928 {
 929         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 930         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 931         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 932         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 933         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 934         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 935
 936         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 937 }
 938
 939 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 940 {
 941         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 942
 943         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 944         le->ctrl = 0;
 945         return le;
 946 }
 947
 948 static void tx_init(struct sky2_port *sky2)
 949 {
 950         struct sky2_tx_le *le;
 951
 952         sky2->tx_prod = sky2->tx_cons = 0;
 953         sky2->tx_tcpsum = 0;
 954         sky2->tx_last_mss = 0;
 955
 956         le = get_tx_le(sky2);
 957         le->addr = 0;
 958         le->opcode = OP_ADDR64 | HW_OWNER;
 959 }
 960
 961 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
 962                                             struct sky2_tx_le *le)
 963 {
 964         return sky2->tx_ring + (le - sky2->tx_le);
 965 }
 966
 967 /* Update chip's next pointer */
 968 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 969 {
 970         /* Make sure write' to descriptors are complete before we tell hardware */
 971         wmb();
 972         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 973
 974         /* Synchronize I/O on since next processor may write to tail */
 975         mmiowb();
 976 }
 977
 978
 979 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 980 {
 981         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 982         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 983         le->ctrl = 0;
 984         return le;
 985 }
 986
 987 /* Build description to hardware for one receive segment */
 988 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
 989                         dma_addr_t map, unsigned len)
 990 {
 991         struct sky2_rx_le *le;
 992
 993         if (sizeof(dma_addr_t) > sizeof(u32)) {
 994                 le = sky2_next_rx(sky2);
 995                 le->addr = cpu_to_le32(upper_32_bits(map));
 996                 le->opcode = OP_ADDR64 | HW_OWNER;
 997         }
 998
 999         le = sky2_next_rx(sky2);
1000         le->addr = cpu_to_le32((u32) map);
1001         le->length = cpu_to_le16(len);
1002         le->opcode = op | HW_OWNER;
1003 }
1004
1005 /* Build description to hardware for one possibly fragmented skb */
1006 static void sky2_rx_submit(struct sky2_port *sky2,
1007                            const struct rx_ring_info *re)
1008 {
1009         int i;
1010
1011         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1012
1013         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1014                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1015 }
1016
1017
1018 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1019                             unsigned size)
1020 {
1021         struct sk_buff *skb = re->skb;
1022         int i;
1023
1024         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1025         pci_unmap_len_set(re, data_size, size);
1026
1027         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1028                 re->frag_addr[i] = pci_map_page(pdev,
1029                                                 skb_shinfo(skb)->frags[i].page,
1030                                                 skb_shinfo(skb)->frags[i].page_offset,
1031                                                 skb_shinfo(skb)->frags[i].size,
1032                                                 PCI_DMA_FROMDEVICE);
1033 }
1034
1035 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1036 {
1037         struct sk_buff *skb = re->skb;
1038         int i;
1039
1040         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1041                          PCI_DMA_FROMDEVICE);
1042
1043         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1044                 pci_unmap_page(pdev, re->frag_addr[i],
1045                                skb_shinfo(skb)->frags[i].size,
1046                                PCI_DMA_FROMDEVICE);
1047 }
1048
1049 /* Tell chip where to start receive checksum.
1050  * Actually has two checksums, but set both same to avoid possible byte
1051  * order problems.
1052  */
1053 static void rx_set_checksum(struct sky2_port *sky2)
1054 {
1055         struct sky2_rx_le *le = sky2_next_rx(sky2);
1056
1057         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1058         le->ctrl = 0;
1059         le->opcode = OP_TCPSTART | HW_OWNER;
1060
1061         sky2_write32(sky2->hw,
1062                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1063                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1064 }
1065
1066 /*
1067  * The RX Stop command will not work for Yukon-2 if the BMU does not
1068  * reach the end of packet and since we can't make sure that we have
1069  * incoming data, we must reset the BMU while it is not doing a DMA
1070  * transfer. Since it is possible that the RX path is still active,
1071  * the RX RAM buffer will be stopped first, so any possible incoming
1072  * data will not trigger a DMA. After the RAM buffer is stopped, the
1073  * BMU is polled until any DMA in progress is ended and only then it
1074  * will be reset.
1075  */
1076 static void sky2_rx_stop(struct sky2_port *sky2)
1077 {
1078         struct sky2_hw *hw = sky2->hw;
1079         unsigned rxq = rxqaddr[sky2->port];
1080         int i;
1081
1082         /* disable the RAM Buffer receive queue */
1083         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1084
1085         for (i = 0; i < 0xffff; i++)
1086                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1087                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1088                         goto stopped;
1089
1090         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1091                sky2->netdev->name);
1092 stopped:
1093         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1094
1095         /* reset the Rx prefetch unit */
1096         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1097         mmiowb();
1098 }
1099
1100 /* Clean out receive buffer area, assumes receiver hardware stopped */
1101 static void sky2_rx_clean(struct sky2_port *sky2)
1102 {
1103         unsigned i;
1104
1105         memset(sky2->rx_le, 0, RX_LE_BYTES);
1106         for (i = 0; i < sky2->rx_pending; i++) {
1107                 struct rx_ring_info *re = sky2->rx_ring + i;
1108
1109                 if (re->skb) {
1110                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1111                         kfree_skb(re->skb);
1112                         re->skb = NULL;
1113                 }
1114         }
1115 }
1116
1117 /* Basic MII support */
1118 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1119 {
1120         struct mii_ioctl_data *data = if_mii(ifr);
1121         struct sky2_port *sky2 = netdev_priv(dev);
1122         struct sky2_hw *hw = sky2->hw;
1123         int err = -EOPNOTSUPP;
1124
1125         if (!netif_running(dev))
1126                 return -ENODEV; /* Phy still in reset */
1127
1128         switch (cmd) {
1129         case SIOCGMIIPHY:
1130                 data->phy_id = PHY_ADDR_MARV;
1131
1132                 /* fallthru */
1133         case SIOCGMIIREG: {
1134                 u16 val = 0;
1135
1136                 spin_lock_bh(&sky2->phy_lock);
1137                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1138                 spin_unlock_bh(&sky2->phy_lock);
1139
1140                 data->val_out = val;
1141                 break;
1142         }
1143
1144         case SIOCSMIIREG:
1145                 if (!capable(CAP_NET_ADMIN))
1146                         return -EPERM;
1147
1148                 spin_lock_bh(&sky2->phy_lock);
1149                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1150                                    data->val_in);
1151                 spin_unlock_bh(&sky2->phy_lock);
1152                 break;
1153         }
1154         return err;
1155 }
1156
1157 #ifdef SKY2_VLAN_TAG_USED
1158 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1159 {
1160         struct sky2_port *sky2 = netdev_priv(dev);
1161         struct sky2_hw *hw = sky2->hw;
1162         u16 port = sky2->port;
1163
1164         netif_tx_lock_bh(dev);
1165         napi_disable(&hw->napi);
1166
1167         sky2->vlgrp = grp;
1168         if (grp) {
1169                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1170                              RX_VLAN_STRIP_ON);
1171                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1172                              TX_VLAN_TAG_ON);
1173         } else {
1174                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1175                              RX_VLAN_STRIP_OFF);
1176                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1177                              TX_VLAN_TAG_OFF);
1178         }
1179
1180         sky2_read32(hw, B0_Y2_SP_LISR);
1181         napi_enable(&hw->napi);
1182         netif_tx_unlock_bh(dev);
1183 }
1184 #endif
1185
1186 /*
1187  * Allocate an skb for receiving. If the MTU is large enough
1188  * make the skb non-linear with a fragment list of pages.
1189  */
1190 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1191 {
1192         struct sk_buff *skb;
1193         int i;
1194
1195         if (sky2->hw->flags & SKY2_HW_FIFO_HANG_CHECK) {
1196                 unsigned char *start;
1197                 /*
1198                  * Workaround for a bug in FIFO that cause hang
1199                  * if the FIFO if the receive buffer is not 64 byte aligned.
1200                  * The buffer returned from netdev_alloc_skb is
1201                  * aligned except if slab debugging is enabled.
1202                  */
1203                 skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + 8);
1204                 if (!skb)
1205                         goto nomem;
1206                 start = PTR_ALIGN(skb->data, 8);
1207                 skb_reserve(skb, start - skb->data);
1208         } else {
1209                 skb = netdev_alloc_skb(sky2->netdev,
1210                                        sky2->rx_data_size + NET_IP_ALIGN);
1211                 if (!skb)
1212                         goto nomem;
1213                 skb_reserve(skb, NET_IP_ALIGN);
1214         }
1215
1216         for (i = 0; i < sky2->rx_nfrags; i++) {
1217                 struct page *page = alloc_page(GFP_ATOMIC);
1218
1219                 if (!page)
1220                         goto free_partial;
1221                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1222         }
1223
1224         return skb;
1225 free_partial:
1226         kfree_skb(skb);
1227 nomem:
1228         return NULL;
1229 }
1230
1231 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1232 {
1233         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1234 }
1235
1236 /*
1237  * Allocate and setup receiver buffer pool.
1238  * Normal case this ends up creating one list element for skb
1239  * in the receive ring. Worst case if using large MTU and each
1240  * allocation falls on a different 64 bit region, that results
1241  * in 6 list elements per ring entry.
1242  * One element is used for checksum enable/disable, and one
1243  * extra to avoid wrap.
1244  */
1245 static int sky2_rx_start(struct sky2_port *sky2)
1246 {
1247         struct sky2_hw *hw = sky2->hw;
1248         struct rx_ring_info *re;
1249         unsigned rxq = rxqaddr[sky2->port];
1250         unsigned i, size, thresh;
1251
1252         sky2->rx_put = sky2->rx_next = 0;
1253         sky2_qset(hw, rxq);
1254
1255         /* On PCI express lowering the watermark gives better performance */
1256         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1257                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1258
1259         /* These chips have no ram buffer?
1260          * MAC Rx RAM Read is controlled by hardware */
1261         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1262             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1263              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1264                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1265
1266         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1267
1268         if (!(hw->flags & SKY2_HW_NEW_LE))
1269                 rx_set_checksum(sky2);
1270
1271         /* Space needed for frame data + headers rounded up */
1272         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1273
1274         /* Stopping point for hardware truncation */
1275         thresh = (size - 8) / sizeof(u32);
1276
1277         sky2->rx_nfrags = size >> PAGE_SHIFT;
1278         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1279
1280         /* Compute residue after pages */
1281         size -= sky2->rx_nfrags << PAGE_SHIFT;
1282
1283         /* Optimize to handle small packets and headers */
1284         if (size < copybreak)
1285                 size = copybreak;
1286         if (size < ETH_HLEN)
1287                 size = ETH_HLEN;
1288
1289         sky2->rx_data_size = size;
1290
1291         /* Fill Rx ring */
1292         for (i = 0; i < sky2->rx_pending; i++) {
1293                 re = sky2->rx_ring + i;
1294
1295                 re->skb = sky2_rx_alloc(sky2);
1296                 if (!re->skb)
1297                         goto nomem;
1298
1299                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1300                 sky2_rx_submit(sky2, re);
1301         }
1302
1303         /*
1304          * The receiver hangs if it receives frames larger than the
1305          * packet buffer. As a workaround, truncate oversize frames, but
1306          * the register is limited to 9 bits, so if you do frames > 2052
1307          * you better get the MTU right!
1308          */
1309         if (thresh > 0x1ff)
1310                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1311         else {
1312                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1313                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1314         }
1315
1316         /* Tell chip about available buffers */
1317         sky2_rx_update(sky2, rxq);
1318         return 0;
1319 nomem:
1320         sky2_rx_clean(sky2);
1321         return -ENOMEM;
1322 }
1323
1324 /* Bring up network interface. */
1325 static int sky2_up(struct net_device *dev)
1326 {
1327         struct sky2_port *sky2 = netdev_priv(dev);
1328         struct sky2_hw *hw = sky2->hw;
1329         unsigned port = sky2->port;
1330         u32 imask, ramsize;
1331         int cap, err = -ENOMEM;
1332         struct net_device *otherdev = hw->dev[sky2->port^1];
1333
1334         /*
1335          * On dual port PCI-X card, there is an problem where status
1336          * can be received out of order due to split transactions
1337          */
1338         if (otherdev && netif_running(otherdev) &&
1339             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1340                 u16 cmd;
1341
1342                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1343                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1344                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1345
1346         }
1347
1348         if (netif_msg_ifup(sky2))
1349                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1350
1351         netif_carrier_off(dev);
1352
1353         /* must be power of 2 */
1354         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1355                                            TX_RING_SIZE *
1356                                            sizeof(struct sky2_tx_le),
1357                                            &sky2->tx_le_map);
1358         if (!sky2->tx_le)
1359                 goto err_out;
1360
1361         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1362                                 GFP_KERNEL);
1363         if (!sky2->tx_ring)
1364                 goto err_out;
1365
1366         tx_init(sky2);
1367
1368         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1369                                            &sky2->rx_le_map);
1370         if (!sky2->rx_le)
1371                 goto err_out;
1372         memset(sky2->rx_le, 0, RX_LE_BYTES);
1373
1374         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1375                                 GFP_KERNEL);
1376         if (!sky2->rx_ring)
1377                 goto err_out;
1378
1379         sky2_phy_power(hw, port, 1);
1380
1381         sky2_mac_init(hw, port);
1382
1383         /* Register is number of 4K blocks on internal RAM buffer. */
1384         ramsize = sky2_read8(hw, B2_E_0) * 4;
1385         if (ramsize > 0) {
1386                 u32 rxspace;
1387
1388                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1389                 if (ramsize < 16)
1390                         rxspace = ramsize / 2;
1391                 else
1392                         rxspace = 8 + (2*(ramsize - 16))/3;
1393
1394                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1395                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1396
1397                 /* Make sure SyncQ is disabled */
1398                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1399                             RB_RST_SET);
1400         }
1401
1402         sky2_qset(hw, txqaddr[port]);
1403
1404         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1405         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1406                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1407
1408         /* Set almost empty threshold */
1409         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1410             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1411                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1412
1413         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1414                            TX_RING_SIZE - 1);
1415
1416         err = sky2_rx_start(sky2);
1417         if (err)
1418                 goto err_out;
1419
1420         /* Enable interrupts from phy/mac for port */
1421         imask = sky2_read32(hw, B0_IMSK);
1422         imask |= portirq_msk[port];
1423         sky2_write32(hw, B0_IMSK, imask);
1424
1425         sky2_set_multicast(dev);
1426         return 0;
1427
1428 err_out:
1429         if (sky2->rx_le) {
1430                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1431                                     sky2->rx_le, sky2->rx_le_map);
1432                 sky2->rx_le = NULL;
1433         }
1434         if (sky2->tx_le) {
1435                 pci_free_consistent(hw->pdev,
1436                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1437                                     sky2->tx_le, sky2->tx_le_map);
1438                 sky2->tx_le = NULL;
1439         }
1440         kfree(sky2->tx_ring);
1441         kfree(sky2->rx_ring);
1442
1443         sky2->tx_ring = NULL;
1444         sky2->rx_ring = NULL;
1445         return err;
1446 }
1447
1448 /* Modular subtraction in ring */
1449 static inline int tx_dist(unsigned tail, unsigned head)
1450 {
1451         return (head - tail) & (TX_RING_SIZE - 1);
1452 }
1453
1454 /* Number of list elements available for next tx */
1455 static inline int tx_avail(const struct sky2_port *sky2)
1456 {
1457         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1458 }
1459
1460 /* Estimate of number of transmit list elements required */
1461 static unsigned tx_le_req(const struct sk_buff *skb)
1462 {
1463         unsigned count;
1464
1465         count = sizeof(dma_addr_t) / sizeof(u32);
1466         count += skb_shinfo(skb)->nr_frags * count;
1467
1468         if (skb_is_gso(skb))
1469                 ++count;
1470
1471         if (skb->ip_summed == CHECKSUM_PARTIAL)
1472                 ++count;
1473
1474         return count;
1475 }
1476
1477 /*
1478  * Put one packet in ring for transmit.
1479  * A single packet can generate multiple list elements, and
1480  * the number of ring elements will probably be less than the number
1481  * of list elements used.
1482  */
1483 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1484 {
1485         struct sky2_port *sky2 = netdev_priv(dev);
1486         struct sky2_hw *hw = sky2->hw;
1487         struct sky2_tx_le *le = NULL;
1488         struct tx_ring_info *re;
1489         unsigned i, len;
1490         dma_addr_t mapping;
1491         u16 mss;
1492         u8 ctrl;
1493
1494         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1495                 return NETDEV_TX_BUSY;
1496
1497         if (unlikely(netif_msg_tx_queued(sky2)))
1498                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1499                        dev->name, sky2->tx_prod, skb->len);
1500
1501         len = skb_headlen(skb);
1502         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1503
1504         /* Send high bits if needed */
1505         if (sizeof(dma_addr_t) > sizeof(u32)) {
1506                 le = get_tx_le(sky2);
1507                 le->addr = cpu_to_le32(upper_32_bits(mapping));
1508                 le->opcode = OP_ADDR64 | HW_OWNER;
1509         }
1510
1511         /* Check for TCP Segmentation Offload */
1512         mss = skb_shinfo(skb)->gso_size;
1513         if (mss != 0) {
1514
1515                 if (!(hw->flags & SKY2_HW_NEW_LE))
1516                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1517
1518                 if (mss != sky2->tx_last_mss) {
1519                         le = get_tx_le(sky2);
1520                         le->addr = cpu_to_le32(mss);
1521
1522                         if (hw->flags & SKY2_HW_NEW_LE)
1523                                 le->opcode = OP_MSS | HW_OWNER;
1524                         else
1525                                 le->opcode = OP_LRGLEN | HW_OWNER;
1526                         sky2->tx_last_mss = mss;
1527                 }
1528         }
1529
1530         ctrl = 0;
1531 #ifdef SKY2_VLAN_TAG_USED
1532         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1533         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1534                 if (!le) {
1535                         le = get_tx_le(sky2);
1536                         le->addr = 0;
1537                         le->opcode = OP_VLAN|HW_OWNER;
1538                 } else
1539                         le->opcode |= OP_VLAN;
1540                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1541                 ctrl |= INS_VLAN;
1542         }
1543 #endif
1544
1545         /* Handle TCP checksum offload */
1546         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1547                 /* On Yukon EX (some versions) encoding change. */
1548                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1549                         ctrl |= CALSUM; /* auto checksum */
1550                 else {
1551                         const unsigned offset = skb_transport_offset(skb);
1552                         u32 tcpsum;
1553
1554                         tcpsum = offset << 16;                  /* sum start */
1555                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1556
1557                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1558                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1559                                 ctrl |= UDPTCP;
1560
1561                         if (tcpsum != sky2->tx_tcpsum) {
1562                                 sky2->tx_tcpsum = tcpsum;
1563
1564                                 le = get_tx_le(sky2);
1565                                 le->addr = cpu_to_le32(tcpsum);
1566                                 le->length = 0; /* initial checksum value */
1567                                 le->ctrl = 1;   /* one packet */
1568                                 le->opcode = OP_TCPLISW | HW_OWNER;
1569                         }
1570                 }
1571         }
1572
1573         le = get_tx_le(sky2);
1574         le->addr = cpu_to_le32((u32) mapping);
1575         le->length = cpu_to_le16(len);
1576         le->ctrl = ctrl;
1577         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1578
1579         re = tx_le_re(sky2, le);
1580         re->skb = skb;
1581         pci_unmap_addr_set(re, mapaddr, mapping);
1582         pci_unmap_len_set(re, maplen, len);
1583
1584         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1585                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1586
1587                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1588                                        frag->size, PCI_DMA_TODEVICE);
1589
1590                 if (sizeof(dma_addr_t) > sizeof(u32)) {
1591                         le = get_tx_le(sky2);
1592                         le->addr = cpu_to_le32(upper_32_bits(mapping));
1593                         le->ctrl = 0;
1594                         le->opcode = OP_ADDR64 | HW_OWNER;
1595                 }
1596
1597                 le = get_tx_le(sky2);
1598                 le->addr = cpu_to_le32((u32) mapping);
1599                 le->length = cpu_to_le16(frag->size);
1600                 le->ctrl = ctrl;
1601                 le->opcode = OP_BUFFER | HW_OWNER;
1602
1603                 re = tx_le_re(sky2, le);
1604                 re->skb = skb;
1605                 pci_unmap_addr_set(re, mapaddr, mapping);
1606                 pci_unmap_len_set(re, maplen, frag->size);
1607         }
1608
1609         le->ctrl |= EOP;
1610
1611         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1612                 netif_stop_queue(dev);
1613
1614         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1615
1616         dev->trans_start = jiffies;
1617         return NETDEV_TX_OK;
1618 }
1619
1620 /*
1621  * Free ring elements from starting at tx_cons until "done"
1622  *
1623  * NB: the hardware will tell us about partial completion of multi-part
1624  *     buffers so make sure not to free skb to early.
1625  */
1626 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1627 {
1628         struct net_device *dev = sky2->netdev;
1629         struct pci_dev *pdev = sky2->hw->pdev;
1630         unsigned idx;
1631
1632         BUG_ON(done >= TX_RING_SIZE);
1633
1634         for (idx = sky2->tx_cons; idx != done;
1635              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1636                 struct sky2_tx_le *le = sky2->tx_le + idx;
1637                 struct tx_ring_info *re = sky2->tx_ring + idx;
1638
1639                 switch(le->opcode & ~HW_OWNER) {
1640                 case OP_LARGESEND:
1641                 case OP_PACKET:
1642                         pci_unmap_single(pdev,
1643                                          pci_unmap_addr(re, mapaddr),
1644                                          pci_unmap_len(re, maplen),
1645                                          PCI_DMA_TODEVICE);
1646                         break;
1647                 case OP_BUFFER:
1648                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1649                                        pci_unmap_len(re, maplen),
1650                                        PCI_DMA_TODEVICE);
1651                         break;
1652                 }
1653
1654                 if (le->ctrl & EOP) {
1655                         if (unlikely(netif_msg_tx_done(sky2)))
1656                                 printk(KERN_DEBUG "%s: tx done %u\n",
1657                                        dev->name, idx);
1658
1659                         dev->stats.tx_packets++;
1660                         dev->stats.tx_bytes += re->skb->len;
1661
1662                         dev_kfree_skb_any(re->skb);
1663                         sky2->tx_next = RING_NEXT(idx, TX_RING_SIZE);
1664                 }
1665         }
1666
1667         sky2->tx_cons = idx;
1668         smp_mb();
1669
1670         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1671                 netif_wake_queue(dev);
1672 }
1673
1674 /* Cleanup all untransmitted buffers, assume transmitter not running */
1675 static void sky2_tx_clean(struct net_device *dev)
1676 {
1677         struct sky2_port *sky2 = netdev_priv(dev);
1678
1679         netif_tx_lock_bh(dev);
1680         sky2_tx_complete(sky2, sky2->tx_prod);
1681         netif_tx_unlock_bh(dev);
1682 }
1683
1684 /* Network shutdown */
1685 static int sky2_down(struct net_device *dev)
1686 {
1687         struct sky2_port *sky2 = netdev_priv(dev);
1688         struct sky2_hw *hw = sky2->hw;
1689         unsigned port = sky2->port;
1690         u16 ctrl;
1691         u32 imask;
1692
1693         /* Never really got started! */
1694         if (!sky2->tx_le)
1695                 return 0;
1696
1697         if (netif_msg_ifdown(sky2))
1698                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1699
1700         /* Stop more packets from being queued */
1701         netif_stop_queue(dev);
1702
1703         /* Disable port IRQ */
1704         imask = sky2_read32(hw, B0_IMSK);
1705         imask &= ~portirq_msk[port];
1706         sky2_write32(hw, B0_IMSK, imask);
1707
1708         synchronize_irq(hw->pdev->irq);
1709
1710         sky2_gmac_reset(hw, port);
1711
1712         /* Stop transmitter */
1713         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1714         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1715
1716         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1717                      RB_RST_SET | RB_DIS_OP_MD);
1718
1719         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1720         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1721         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1722
1723         /* Make sure no packets are pending */
1724         napi_synchronize(&hw->napi);
1725
1726         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1727
1728         /* Workaround shared GMAC reset */
1729         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1730               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1731                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1732
1733         /* Disable Force Sync bit and Enable Alloc bit */
1734         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1735                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1736
1737         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1738         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1739         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1740
1741         /* Reset the PCI FIFO of the async Tx queue */
1742         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1743                      BMU_RST_SET | BMU_FIFO_RST);
1744
1745         /* Reset the Tx prefetch units */
1746         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1747                      PREF_UNIT_RST_SET);
1748
1749         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1750
1751         sky2_rx_stop(sky2);
1752
1753         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1754         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1755
1756         sky2_phy_power(hw, port, 0);
1757
1758         netif_carrier_off(dev);
1759
1760         /* turn off LED's */
1761         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1762
1763         sky2_tx_clean(dev);
1764         sky2_rx_clean(sky2);
1765
1766         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1767                             sky2->rx_le, sky2->rx_le_map);
1768         kfree(sky2->rx_ring);
1769
1770         pci_free_consistent(hw->pdev,
1771                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1772                             sky2->tx_le, sky2->tx_le_map);
1773         kfree(sky2->tx_ring);
1774
1775         sky2->tx_le = NULL;
1776         sky2->rx_le = NULL;
1777
1778         sky2->rx_ring = NULL;
1779         sky2->tx_ring = NULL;
1780
1781         return 0;
1782 }
1783
1784 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1785 {
1786         if (hw->flags & SKY2_HW_FIBRE_PHY)
1787                 return SPEED_1000;
1788
1789         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1790                 if (aux & PHY_M_PS_SPEED_100)
1791                         return SPEED_100;
1792                 else
1793                         return SPEED_10;
1794         }
1795
1796         switch (aux & PHY_M_PS_SPEED_MSK) {
1797         case PHY_M_PS_SPEED_1000:
1798                 return SPEED_1000;
1799         case PHY_M_PS_SPEED_100:
1800                 return SPEED_100;
1801         default:
1802                 return SPEED_10;
1803         }
1804 }
1805
1806 static void sky2_link_up(struct sky2_port *sky2)
1807 {
1808         struct sky2_hw *hw = sky2->hw;
1809         unsigned port = sky2->port;
1810         u16 reg;
1811         static const char *fc_name[] = {
1812                 [FC_NONE]       = "none",
1813                 [FC_TX]         = "tx",
1814                 [FC_RX]         = "rx",
1815                 [FC_BOTH]       = "both",
1816         };
1817
1818         /* enable Rx/Tx */
1819         reg = gma_read16(hw, port, GM_GP_CTRL);
1820         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1821         gma_write16(hw, port, GM_GP_CTRL, reg);
1822
1823         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1824
1825         netif_carrier_on(sky2->netdev);
1826
1827         mod_timer(&hw->watchdog_timer, jiffies + 1);
1828
1829         /* Turn on link LED */
1830         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1831                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1832
1833         if (netif_msg_link(sky2))
1834                 printk(KERN_INFO PFX
1835                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1836                        sky2->netdev->name, sky2->speed,
1837                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1838                        fc_name[sky2->flow_status]);
1839 }
1840
1841 static void sky2_link_down(struct sky2_port *sky2)
1842 {
1843         struct sky2_hw *hw = sky2->hw;
1844         unsigned port = sky2->port;
1845         u16 reg;
1846
1847         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1848
1849         reg = gma_read16(hw, port, GM_GP_CTRL);
1850         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1851         gma_write16(hw, port, GM_GP_CTRL, reg);
1852
1853         netif_carrier_off(sky2->netdev);
1854
1855         /* Turn on link LED */
1856         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1857
1858         if (netif_msg_link(sky2))
1859                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1860
1861         sky2_phy_init(hw, port);
1862 }
1863
1864 static enum flow_control sky2_flow(int rx, int tx)
1865 {
1866         if (rx)
1867                 return tx ? FC_BOTH : FC_RX;
1868         else
1869                 return tx ? FC_TX : FC_NONE;
1870 }
1871
1872 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1873 {
1874         struct sky2_hw *hw = sky2->hw;
1875         unsigned port = sky2->port;
1876         u16 advert, lpa;
1877
1878         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
1879         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1880         if (lpa & PHY_M_AN_RF) {
1881                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1882                 return -1;
1883         }
1884
1885         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1886                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1887                        sky2->netdev->name);
1888                 return -1;
1889         }
1890
1891         sky2->speed = sky2_phy_speed(hw, aux);
1892         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1893
1894         /* Since the pause result bits seem to in different positions on
1895          * different chips. look at registers.
1896          */
1897         if (hw->flags & SKY2_HW_FIBRE_PHY) {
1898                 /* Shift for bits in fiber PHY */
1899                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
1900                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
1901
1902                 if (advert & ADVERTISE_1000XPAUSE)
1903                         advert |= ADVERTISE_PAUSE_CAP;
1904                 if (advert & ADVERTISE_1000XPSE_ASYM)
1905                         advert |= ADVERTISE_PAUSE_ASYM;
1906                 if (lpa & LPA_1000XPAUSE)
1907                         lpa |= LPA_PAUSE_CAP;
1908                 if (lpa & LPA_1000XPAUSE_ASYM)
1909                         lpa |= LPA_PAUSE_ASYM;
1910         }
1911
1912         sky2->flow_status = FC_NONE;
1913         if (advert & ADVERTISE_PAUSE_CAP) {
1914                 if (lpa & LPA_PAUSE_CAP)
1915                         sky2->flow_status = FC_BOTH;
1916                 else if (advert & ADVERTISE_PAUSE_ASYM)
1917                         sky2->flow_status = FC_RX;
1918         } else if (advert & ADVERTISE_PAUSE_ASYM) {
1919                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
1920                         sky2->flow_status = FC_TX;
1921         }
1922
1923         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1924             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
1925                 sky2->flow_status = FC_NONE;
1926
1927         if (sky2->flow_status & FC_TX)
1928                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1929         else
1930                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1931
1932         return 0;
1933 }
1934
1935 /* Interrupt from PHY */
1936 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1937 {
1938         struct net_device *dev = hw->dev[port];
1939         struct sky2_port *sky2 = netdev_priv(dev);
1940         u16 istatus, phystat;
1941
1942         if (!netif_running(dev))
1943                 return;
1944
1945         spin_lock(&sky2->phy_lock);
1946         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1947         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1948
1949         if (netif_msg_intr(sky2))
1950                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1951                        sky2->netdev->name, istatus, phystat);
1952
1953         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1954                 if (sky2_autoneg_done(sky2, phystat) == 0)
1955                         sky2_link_up(sky2);
1956                 goto out;
1957         }
1958
1959         if (istatus & PHY_M_IS_LSP_CHANGE)
1960                 sky2->speed = sky2_phy_speed(hw, phystat);
1961
1962         if (istatus & PHY_M_IS_DUP_CHANGE)
1963                 sky2->duplex =
1964                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1965
1966         if (istatus & PHY_M_IS_LST_CHANGE) {
1967                 if (phystat & PHY_M_PS_LINK_UP)
1968                         sky2_link_up(sky2);
1969                 else
1970                         sky2_link_down(sky2);
1971         }
1972 out:
1973         spin_unlock(&sky2->phy_lock);
1974 }
1975
1976 /* Transmit timeout is only called if we are running, carrier is up
1977  * and tx queue is full (stopped).
1978  */
1979 static void sky2_tx_timeout(struct net_device *dev)
1980 {
1981         struct sky2_port *sky2 = netdev_priv(dev);
1982         struct sky2_hw *hw = sky2->hw;
1983
1984         if (netif_msg_timer(sky2))
1985                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1986
1987         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1988                dev->name, sky2->tx_cons, sky2->tx_prod,
1989                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1990                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1991
1992         /* can't restart safely under softirq */
1993         schedule_work(&hw->restart_work);
1994 }
1995
1996 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1997 {
1998         struct sky2_port *sky2 = netdev_priv(dev);
1999         struct sky2_hw *hw = sky2->hw;
2000         unsigned port = sky2->port;
2001         int err;
2002         u16 ctl, mode;
2003         u32 imask;
2004
2005         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2006                 return -EINVAL;
2007
2008         if (new_mtu > ETH_DATA_LEN &&
2009             (hw->chip_id == CHIP_ID_YUKON_FE ||
2010              hw->chip_id == CHIP_ID_YUKON_FE_P))
2011                 return -EINVAL;
2012
2013         if (!netif_running(dev)) {
2014                 dev->mtu = new_mtu;
2015                 return 0;
2016         }
2017
2018         imask = sky2_read32(hw, B0_IMSK);
2019         sky2_write32(hw, B0_IMSK, 0);
2020
2021         dev->trans_start = jiffies;     /* prevent tx timeout */
2022         netif_stop_queue(dev);
2023         napi_disable(&hw->napi);
2024
2025         synchronize_irq(hw->pdev->irq);
2026
2027         if (sky2_read8(hw, B2_E_0) == 0)
2028                 sky2_set_tx_stfwd(hw, port);
2029
2030         ctl = gma_read16(hw, port, GM_GP_CTRL);
2031         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2032         sky2_rx_stop(sky2);
2033         sky2_rx_clean(sky2);
2034
2035         dev->mtu = new_mtu;
2036
2037         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2038                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2039
2040         if (dev->mtu > ETH_DATA_LEN)
2041                 mode |= GM_SMOD_JUMBO_ENA;
2042
2043         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2044
2045         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2046
2047         err = sky2_rx_start(sky2);
2048         sky2_write32(hw, B0_IMSK, imask);
2049
2050         sky2_read32(hw, B0_Y2_SP_LISR);
2051         napi_enable(&hw->napi);
2052
2053         if (err)
2054                 dev_close(dev);
2055         else {
2056                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2057
2058                 netif_wake_queue(dev);
2059         }
2060
2061         return err;
2062 }
2063
2064 /* For small just reuse existing skb for next receive */
2065 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2066                                     const struct rx_ring_info *re,
2067                                     unsigned length)
2068 {
2069         struct sk_buff *skb;
2070
2071         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2072         if (likely(skb)) {
2073                 skb_reserve(skb, 2);
2074                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2075                                             length, PCI_DMA_FROMDEVICE);
2076                 skb_copy_from_linear_data(re->skb, skb->data, length);
2077                 skb->ip_summed = re->skb->ip_summed;
2078                 skb->csum = re->skb->csum;
2079                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2080                                                length, PCI_DMA_FROMDEVICE);
2081                 re->skb->ip_summed = CHECKSUM_NONE;
2082                 skb_put(skb, length);
2083         }
2084         return skb;
2085 }
2086
2087 /* Adjust length of skb with fragments to match received data */
2088 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2089                           unsigned int length)
2090 {
2091         int i, num_frags;
2092         unsigned int size;
2093
2094         /* put header into skb */
2095         size = min(length, hdr_space);
2096         skb->tail += size;
2097         skb->len += size;
2098         length -= size;
2099
2100         num_frags = skb_shinfo(skb)->nr_frags;
2101         for (i = 0; i < num_frags; i++) {
2102                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2103
2104                 if (length == 0) {
2105                         /* don't need this page */
2106                         __free_page(frag->page);
2107                         --skb_shinfo(skb)->nr_frags;
2108                 } else {
2109                         size = min(length, (unsigned) PAGE_SIZE);
2110
2111                         frag->size = size;
2112                         skb->data_len += size;
2113                         skb->truesize += size;
2114                         skb->len += size;
2115                         length -= size;
2116                 }
2117         }
2118 }
2119
2120 /* Normal packet - take skb from ring element and put in a new one  */
2121 static struct sk_buff *receive_new(struct sky2_port *sky2,
2122                                    struct rx_ring_info *re,
2123                                    unsigned int length)
2124 {
2125         struct sk_buff *skb, *nskb;
2126         unsigned hdr_space = sky2->rx_data_size;
2127
2128         /* Don't be tricky about reusing pages (yet) */
2129         nskb = sky2_rx_alloc(sky2);
2130         if (unlikely(!nskb))
2131                 return NULL;
2132
2133         skb = re->skb;
2134         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2135
2136         prefetch(skb->data);
2137         re->skb = nskb;
2138         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2139
2140         if (skb_shinfo(skb)->nr_frags)
2141                 skb_put_frags(skb, hdr_space, length);
2142         else
2143                 skb_put(skb, length);
2144         return skb;
2145 }
2146
2147 /*
2148  * Receive one packet.
2149  * For larger packets, get new buffer.
2150  */
2151 static struct sk_buff *sky2_receive(struct net_device *dev,
2152                                     u16 length, u32 status)
2153 {
2154         struct sky2_port *sky2 = netdev_priv(dev);
2155         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2156         struct sk_buff *skb = NULL;
2157         u16 count = (status & GMR_FS_LEN) >> 16;
2158
2159 #ifdef SKY2_VLAN_TAG_USED
2160         /* Account for vlan tag */
2161         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2162                 count -= VLAN_HLEN;
2163 #endif
2164
2165         if (unlikely(netif_msg_rx_status(sky2)))
2166                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2167                        dev->name, sky2->rx_next, status, length);
2168
2169         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2170         prefetch(sky2->rx_ring + sky2->rx_next);
2171
2172         /* This chip has hardware problems that generates bogus status.
2173          * So do only marginal checking and expect higher level protocols
2174          * to handle crap frames.
2175          */
2176         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2177             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2178             length != count)
2179                 goto okay;
2180
2181         if (status & GMR_FS_ANY_ERR)
2182                 goto error;
2183
2184         if (!(status & GMR_FS_RX_OK))
2185                 goto resubmit;
2186
2187         /* if length reported by DMA does not match PHY, packet was truncated */
2188         if (length != count)
2189                 goto len_error;
2190
2191 okay:
2192         if (length < copybreak)
2193                 skb = receive_copy(sky2, re, length);
2194         else
2195                 skb = receive_new(sky2, re, length);
2196 resubmit:
2197         sky2_rx_submit(sky2, re);
2198
2199         return skb;
2200
2201 len_error:
2202         /* Truncation of overlength packets
2203            causes PHY length to not match MAC length */
2204         ++dev->stats.rx_length_errors;
2205         if (netif_msg_rx_err(sky2) && net_ratelimit())
2206                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2207                         dev->name, status, length);
2208         goto resubmit;
2209
2210 error:
2211         ++dev->stats.rx_errors;
2212         if (status & GMR_FS_RX_FF_OV) {
2213                 dev->stats.rx_over_errors++;
2214                 goto resubmit;
2215         }
2216
2217         if (netif_msg_rx_err(sky2) && net_ratelimit())
2218                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2219                        dev->name, status, length);
2220
2221         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2222                 dev->stats.rx_length_errors++;
2223         if (status & GMR_FS_FRAGMENT)
2224                 dev->stats.rx_frame_errors++;
2225         if (status & GMR_FS_CRC_ERR)
2226                 dev->stats.rx_crc_errors++;
2227
2228         goto resubmit;
2229 }
2230
2231 /* Transmit complete */
2232 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2233 {
2234         struct sky2_port *sky2 = netdev_priv(dev);
2235
2236         if (netif_running(dev)) {
2237                 netif_tx_lock(dev);
2238                 sky2_tx_complete(sky2, last);
2239                 netif_tx_unlock(dev);
2240         }
2241 }
2242
2243 /* Process status response ring */
2244 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2245 {
2246         int work_done = 0;
2247         unsigned rx[2] = { 0, 0 };
2248
2249         rmb();
2250         do {
2251                 struct sky2_port *sky2;
2252                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2253                 unsigned port;
2254                 struct net_device *dev;
2255                 struct sk_buff *skb;
2256                 u32 status;
2257                 u16 length;
2258                 u8 opcode = le->opcode;
2259
2260                 if (!(opcode & HW_OWNER))
2261                         break;
2262
2263                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2264
2265                 port = le->css & CSS_LINK_BIT;
2266                 dev = hw->dev[port];
2267                 sky2 = netdev_priv(dev);
2268                 length = le16_to_cpu(le->length);
2269                 status = le32_to_cpu(le->status);
2270
2271                 le->opcode = 0;
2272                 switch (opcode & ~HW_OWNER) {
2273                 case OP_RXSTAT:
2274                         ++rx[port];
2275                         skb = sky2_receive(dev, length, status);
2276                         if (unlikely(!skb)) {
2277                                 dev->stats.rx_dropped++;
2278                                 break;
2279                         }
2280
2281                         /* This chip reports checksum status differently */
2282                         if (hw->flags & SKY2_HW_NEW_LE) {
2283                                 if (sky2->rx_csum &&
2284                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2285                                     (le->css & CSS_TCPUDPCSOK))
2286                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2287                                 else
2288                                         skb->ip_summed = CHECKSUM_NONE;
2289                         }
2290
2291                         skb->protocol = eth_type_trans(skb, dev);
2292                         dev->stats.rx_packets++;
2293                         dev->stats.rx_bytes += skb->len;
2294                         dev->last_rx = jiffies;
2295
2296 #ifdef SKY2_VLAN_TAG_USED
2297                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2298                                 vlan_hwaccel_receive_skb(skb,
2299                                                          sky2->vlgrp,
2300                                                          be16_to_cpu(sky2->rx_tag));
2301                         } else
2302 #endif
2303                                 netif_receive_skb(skb);
2304
2305                         /* Stop after net poll weight */
2306                         if (++work_done >= to_do)
2307                                 goto exit_loop;
2308                         break;
2309
2310 #ifdef SKY2_VLAN_TAG_USED
2311                 case OP_RXVLAN:
2312                         sky2->rx_tag = length;
2313                         break;
2314
2315                 case OP_RXCHKSVLAN:
2316                         sky2->rx_tag = length;
2317                         /* fall through */
2318 #endif
2319                 case OP_RXCHKS:
2320                         if (!sky2->rx_csum)
2321                                 break;
2322
2323                         /* If this happens then driver assuming wrong format */
2324                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2325                                 if (net_ratelimit())
2326                                         printk(KERN_NOTICE "%s: unexpected"
2327                                                " checksum status\n",
2328                                                dev->name);
2329                                 break;
2330                         }
2331
2332                         /* Both checksum counters are programmed to start at
2333                          * the same offset, so unless there is a problem they
2334                          * should match. This failure is an early indication that
2335                          * hardware receive checksumming won't work.
2336                          */
2337                         if (likely(status >> 16 == (status & 0xffff))) {
2338                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2339                                 skb->ip_summed = CHECKSUM_COMPLETE;
2340                                 skb->csum = status & 0xffff;
2341                         } else {
2342                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2343                                        "checksum problem (status = %#x)\n",
2344                                        dev->name, status);
2345                                 sky2->rx_csum = 0;
2346                                 sky2_write32(sky2->hw,
2347                                              Q_ADDR(rxqaddr[port], Q_CSR),
2348                                              BMU_DIS_RX_CHKSUM);
2349                         }
2350                         break;
2351
2352                 case OP_TXINDEXLE:
2353                         /* TX index reports status for both ports */
2354                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2355                         sky2_tx_done(hw->dev[0], status & 0xfff);
2356                         if (hw->dev[1])
2357                                 sky2_tx_done(hw->dev[1],
2358                                      ((status >> 24) & 0xff)
2359                                              | (u16)(length & 0xf) << 8);
2360                         break;
2361
2362                 default:
2363                         if (net_ratelimit())
2364                                 printk(KERN_WARNING PFX
2365                                        "unknown status opcode 0x%x\n", opcode);
2366                 }
2367         } while (hw->st_idx != idx);
2368
2369         /* Fully processed status ring so clear irq */
2370         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2371
2372 exit_loop:
2373         if (rx[0])
2374                 sky2_rx_update(netdev_priv(hw->dev[0]), Q_R1);
2375
2376         if (rx[1])
2377                 sky2_rx_update(netdev_priv(hw->dev[1]), Q_R2);
2378
2379         return work_done;
2380 }
2381
2382 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2383 {
2384         struct net_device *dev = hw->dev[port];
2385
2386         if (net_ratelimit())
2387                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2388                        dev->name, status);
2389
2390         if (status & Y2_IS_PAR_RD1) {
2391                 if (net_ratelimit())
2392                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2393                                dev->name);
2394                 /* Clear IRQ */
2395                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2396         }
2397
2398         if (status & Y2_IS_PAR_WR1) {
2399                 if (net_ratelimit())
2400                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2401                                dev->name);
2402
2403                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2404         }
2405
2406         if (status & Y2_IS_PAR_MAC1) {
2407                 if (net_ratelimit())
2408                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2409                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2410         }
2411
2412         if (status & Y2_IS_PAR_RX1) {
2413                 if (net_ratelimit())
2414                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2415                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2416         }
2417
2418         if (status & Y2_IS_TCP_TXA1) {
2419                 if (net_ratelimit())
2420                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2421                                dev->name);
2422                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2423         }
2424 }
2425
2426 static void sky2_hw_intr(struct sky2_hw *hw)
2427 {
2428         struct pci_dev *pdev = hw->pdev;
2429         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2430         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2431
2432         status &= hwmsk;
2433
2434         if (status & Y2_IS_TIST_OV)
2435                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2436
2437         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2438                 u16 pci_err;
2439
2440                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2441                 if (net_ratelimit())
2442                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2443                                 pci_err);
2444
2445                 sky2_pci_write16(hw, PCI_STATUS,
2446                                       pci_err | PCI_STATUS_ERROR_BITS);
2447         }
2448
2449         if (status & Y2_IS_PCI_EXP) {
2450                 /* PCI-Express uncorrectable Error occurred */
2451                 u32 err;
2452
2453                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2454                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2455                              0xfffffffful);
2456                 if (net_ratelimit())
2457                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2458
2459                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2460         }
2461
2462         if (status & Y2_HWE_L1_MASK)
2463                 sky2_hw_error(hw, 0, status);
2464         status >>= 8;
2465         if (status & Y2_HWE_L1_MASK)
2466                 sky2_hw_error(hw, 1, status);
2467 }
2468
2469 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2470 {
2471         struct net_device *dev = hw->dev[port];
2472         struct sky2_port *sky2 = netdev_priv(dev);
2473         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2474
2475         if (netif_msg_intr(sky2))
2476                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2477                        dev->name, status);
2478
2479         if (status & GM_IS_RX_CO_OV)
2480                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2481
2482         if (status & GM_IS_TX_CO_OV)
2483                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2484
2485         if (status & GM_IS_RX_FF_OR) {
2486                 ++dev->stats.rx_fifo_errors;
2487                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2488         }
2489
2490         if (status & GM_IS_TX_FF_UR) {
2491                 ++dev->stats.tx_fifo_errors;
2492                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2493         }
2494 }
2495
2496 /* This should never happen it is a bug. */
2497 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2498                           u16 q, unsigned ring_size)
2499 {
2500         struct net_device *dev = hw->dev[port];
2501         struct sky2_port *sky2 = netdev_priv(dev);
2502         unsigned idx;
2503         const u64 *le = (q == Q_R1 || q == Q_R2)
2504                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2505
2506         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2507         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2508                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2509                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2510
2511         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2512 }
2513
2514 static int sky2_rx_hung(struct net_device *dev)
2515 {
2516         struct sky2_port *sky2 = netdev_priv(dev);
2517         struct sky2_hw *hw = sky2->hw;
2518         unsigned port = sky2->port;
2519         unsigned rxq = rxqaddr[port];
2520         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2521         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2522         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2523         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2524
2525         /* If idle and MAC or PCI is stuck */
2526         if (sky2->check.last == dev->last_rx &&
2527             ((mac_rp == sky2->check.mac_rp &&
2528               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2529              /* Check if the PCI RX hang */
2530              (fifo_rp == sky2->check.fifo_rp &&
2531               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2532                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2533                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2534                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2535                 return 1;
2536         } else {
2537                 sky2->check.last = dev->last_rx;
2538                 sky2->check.mac_rp = mac_rp;
2539                 sky2->check.mac_lev = mac_lev;
2540                 sky2->check.fifo_rp = fifo_rp;
2541                 sky2->check.fifo_lev = fifo_lev;
2542                 return 0;
2543         }
2544 }
2545
2546 static void sky2_watchdog(unsigned long arg)
2547 {
2548         struct sky2_hw *hw = (struct sky2_hw *) arg;
2549
2550         /* Check for lost IRQ once a second */
2551         if (sky2_read32(hw, B0_ISRC)) {
2552                 napi_schedule(&hw->napi);
2553         } else {
2554                 int i, active = 0;
2555
2556                 for (i = 0; i < hw->ports; i++) {
2557                         struct net_device *dev = hw->dev[i];
2558                         if (!netif_running(dev))
2559                                 continue;
2560                         ++active;
2561
2562                         /* For chips with Rx FIFO, check if stuck */
2563                         if ((hw->flags & SKY2_HW_FIFO_HANG_CHECK) &&
2564                              sky2_rx_hung(dev)) {
2565                                 pr_info(PFX "%s: receiver hang detected\n",
2566                                         dev->name);
2567                                 schedule_work(&hw->restart_work);
2568                                 return;
2569                         }
2570                 }
2571
2572                 if (active == 0)
2573                         return;
2574         }
2575
2576         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2577 }
2578
2579 /* Hardware/software error handling */
2580 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2581 {
2582         if (net_ratelimit())
2583                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2584
2585         if (status & Y2_IS_HW_ERR)
2586                 sky2_hw_intr(hw);
2587
2588         if (status & Y2_IS_IRQ_MAC1)
2589                 sky2_mac_intr(hw, 0);
2590
2591         if (status & Y2_IS_IRQ_MAC2)
2592                 sky2_mac_intr(hw, 1);
2593
2594         if (status & Y2_IS_CHK_RX1)
2595                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2596
2597         if (status & Y2_IS_CHK_RX2)
2598                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2599
2600         if (status & Y2_IS_CHK_TXA1)
2601                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2602
2603         if (status & Y2_IS_CHK_TXA2)
2604                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2605 }
2606
2607 static int sky2_poll(struct napi_struct *napi, int work_limit)
2608 {
2609         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2610         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2611         int work_done = 0;
2612         u16 idx;
2613
2614         if (unlikely(status & Y2_IS_ERROR))
2615                 sky2_err_intr(hw, status);
2616
2617         if (status & Y2_IS_IRQ_PHY1)
2618                 sky2_phy_intr(hw, 0);
2619
2620         if (status & Y2_IS_IRQ_PHY2)
2621                 sky2_phy_intr(hw, 1);
2622
2623         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2624                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2625
2626                 if (work_done >= work_limit)
2627                         goto done;
2628         }
2629
2630         /* Bug/Errata workaround?
2631          * Need to kick the TX irq moderation timer.
2632          */
2633         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2634                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2635                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2636         }
2637         napi_complete(napi);
2638         sky2_read32(hw, B0_Y2_SP_LISR);
2639 done:
2640
2641         return work_done;
2642 }
2643
2644 static irqreturn_t sky2_intr(int irq, void *dev_id)
2645 {
2646         struct sky2_hw *hw = dev_id;
2647         u32 status;
2648
2649         /* Reading this mask interrupts as side effect */
2650         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2651         if (status == 0 || status == ~0)
2652                 return IRQ_NONE;
2653
2654         prefetch(&hw->st_le[hw->st_idx]);
2655
2656         napi_schedule(&hw->napi);
2657
2658         return IRQ_HANDLED;
2659 }
2660
2661 #ifdef CONFIG_NET_POLL_CONTROLLER
2662 static void sky2_netpoll(struct net_device *dev)
2663 {
2664         struct sky2_port *sky2 = netdev_priv(dev);
2665
2666         napi_schedule(&sky2->hw->napi);
2667 }
2668 #endif
2669
2670 /* Chip internal frequency for clock calculations */
2671 static u32 sky2_mhz(const struct sky2_hw *hw)
2672 {
2673         switch (hw->chip_id) {
2674         case CHIP_ID_YUKON_EC:
2675         case CHIP_ID_YUKON_EC_U:
2676         case CHIP_ID_YUKON_EX:
2677         case CHIP_ID_YUKON_SUPR:
2678                 return 125;
2679
2680         case CHIP_ID_YUKON_FE:
2681                 return 100;
2682
2683         case CHIP_ID_YUKON_FE_P:
2684                 return 50;
2685
2686         case CHIP_ID_YUKON_XL:
2687                 return 156;
2688
2689         default:
2690                 BUG();
2691         }
2692 }
2693
2694 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2695 {
2696         return sky2_mhz(hw) * us;
2697 }
2698
2699 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2700 {
2701         return clk / sky2_mhz(hw);
2702 }
2703
2704
2705 static int __devinit sky2_init(struct sky2_hw *hw)
2706 {
2707         u8 t8;
2708
2709         /* Enable all clocks and check for bad PCI access */
2710         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2711
2712         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2713
2714         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2715         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2716
2717         switch(hw->chip_id) {
2718         case CHIP_ID_YUKON_XL:
2719                 hw->flags = SKY2_HW_GIGABIT
2720                         | SKY2_HW_NEWER_PHY;
2721                 if (hw->chip_rev < 3)
2722                         hw->flags |= SKY2_HW_FIFO_HANG_CHECK;
2723
2724                 break;
2725
2726         case CHIP_ID_YUKON_EC_U:
2727                 hw->flags = SKY2_HW_GIGABIT
2728                         | SKY2_HW_NEWER_PHY
2729                         | SKY2_HW_ADV_POWER_CTL;
2730                 break;
2731
2732         case CHIP_ID_YUKON_EX:
2733                 hw->flags = SKY2_HW_GIGABIT
2734                         | SKY2_HW_NEWER_PHY
2735                         | SKY2_HW_NEW_LE
2736                         | SKY2_HW_ADV_POWER_CTL;
2737
2738                 /* New transmit checksum */
2739                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2740                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2741                 break;
2742
2743         case CHIP_ID_YUKON_EC:
2744                 /* This rev is really old, and requires untested workarounds */
2745                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2746                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2747                         return -EOPNOTSUPP;
2748                 }
2749                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_FIFO_HANG_CHECK;
2750                 break;
2751
2752         case CHIP_ID_YUKON_FE:
2753                 break;
2754
2755         case CHIP_ID_YUKON_FE_P:
2756                 hw->flags = SKY2_HW_NEWER_PHY
2757                         | SKY2_HW_NEW_LE
2758                         | SKY2_HW_AUTO_TX_SUM
2759                         | SKY2_HW_ADV_POWER_CTL;
2760                 break;
2761
2762         case CHIP_ID_YUKON_SUPR:
2763                 hw->flags = SKY2_HW_GIGABIT
2764                         | SKY2_HW_NEWER_PHY
2765                         | SKY2_HW_NEW_LE
2766                         | SKY2_HW_AUTO_TX_SUM
2767                         | SKY2_HW_ADV_POWER_CTL;
2768                 break;
2769
2770         default:
2771                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2772                         hw->chip_id);
2773                 return -EOPNOTSUPP;
2774         }
2775
2776         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2777         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2778                 hw->flags |= SKY2_HW_FIBRE_PHY;
2779
2780
2781         hw->ports = 1;
2782         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2783         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2784                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2785                         ++hw->ports;
2786         }
2787
2788         return 0;
2789 }
2790
2791 static void sky2_reset(struct sky2_hw *hw)
2792 {
2793         struct pci_dev *pdev = hw->pdev;
2794         u16 status;
2795         int i, cap;
2796         u32 hwe_mask = Y2_HWE_ALL_MASK;
2797
2798         /* disable ASF */
2799         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2800                 status = sky2_read16(hw, HCU_CCSR);
2801                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2802                             HCU_CCSR_UC_STATE_MSK);
2803                 sky2_write16(hw, HCU_CCSR, status);
2804         } else
2805                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2806         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2807
2808         /* do a SW reset */
2809         sky2_write8(hw, B0_CTST, CS_RST_SET);
2810         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2811
2812         /* allow writes to PCI config */
2813         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2814
2815         /* clear PCI errors, if any */
2816         status = sky2_pci_read16(hw, PCI_STATUS);
2817         status |= PCI_STATUS_ERROR_BITS;
2818         sky2_pci_write16(hw, PCI_STATUS, status);
2819
2820         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2821
2822         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
2823         if (cap) {
2824                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2825                              0xfffffffful);
2826
2827                 /* If error bit is stuck on ignore it */
2828                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
2829                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
2830                 else
2831                         hwe_mask |= Y2_IS_PCI_EXP;
2832         }
2833
2834         sky2_power_on(hw);
2835
2836         for (i = 0; i < hw->ports; i++) {
2837                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2838                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2839
2840                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
2841                     hw->chip_id == CHIP_ID_YUKON_SUPR)
2842                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2843                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2844                                      | GMC_BYP_RETR_ON);
2845         }
2846
2847         /* Clear I2C IRQ noise */
2848         sky2_write32(hw, B2_I2C_IRQ, 1);
2849
2850         /* turn off hardware timer (unused) */
2851         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2852         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2853
2854         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2855
2856         /* Turn off descriptor polling */
2857         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2858
2859         /* Turn off receive timestamp */
2860         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2861         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2862
2863         /* enable the Tx Arbiters */
2864         for (i = 0; i < hw->ports; i++)
2865                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2866
2867         /* Initialize ram interface */
2868         for (i = 0; i < hw->ports; i++) {
2869                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2870
2871                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2872                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2873                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2874                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2875                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2876                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2877                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2878                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2879                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2880                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2881                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2882                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2883         }
2884
2885         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
2886
2887         for (i = 0; i < hw->ports; i++)
2888                 sky2_gmac_reset(hw, i);
2889
2890         memset(hw->st_le, 0, STATUS_LE_BYTES);
2891         hw->st_idx = 0;
2892
2893         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2894         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2895
2896         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2897         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2898
2899         /* Set the list last index */
2900         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2901
2902         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2903         sky2_write8(hw, STAT_FIFO_WM, 16);
2904
2905         /* set Status-FIFO ISR watermark */
2906         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2907                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2908         else
2909                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2910
2911         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2912         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2913         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2914
2915         /* enable status unit */
2916         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2917
2918         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2919         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2920         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2921 }
2922
2923 static void sky2_restart(struct work_struct *work)
2924 {
2925         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
2926         struct net_device *dev;
2927         int i, err;
2928
2929         rtnl_lock();
2930         for (i = 0; i < hw->ports; i++) {
2931                 dev = hw->dev[i];
2932                 if (netif_running(dev))
2933                         sky2_down(dev);
2934         }
2935
2936         napi_disable(&hw->napi);
2937         sky2_write32(hw, B0_IMSK, 0);
2938         sky2_reset(hw);
2939         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
2940         napi_enable(&hw->napi);
2941
2942         for (i = 0; i < hw->ports; i++) {
2943                 dev = hw->dev[i];
2944                 if (netif_running(dev)) {
2945                         err = sky2_up(dev);
2946                         if (err) {
2947                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
2948                                        dev->name, err);
2949                                 dev_close(dev);
2950                         }
2951                 }
2952         }
2953
2954         rtnl_unlock();
2955 }
2956
2957 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
2958 {
2959         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
2960 }
2961
2962 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2963 {
2964         const struct sky2_port *sky2 = netdev_priv(dev);
2965
2966         wol->supported = sky2_wol_supported(sky2->hw);
2967         wol->wolopts = sky2->wol;
2968 }
2969
2970 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2971 {
2972         struct sky2_port *sky2 = netdev_priv(dev);
2973         struct sky2_hw *hw = sky2->hw;
2974
2975         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
2976                 return -EOPNOTSUPP;
2977
2978         sky2->wol = wol->wolopts;
2979
2980         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
2981             hw->chip_id == CHIP_ID_YUKON_EX ||
2982             hw->chip_id == CHIP_ID_YUKON_FE_P)
2983                 sky2_write32(hw, B0_CTST, sky2->wol
2984                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
2985
2986         if (!netif_running(dev))
2987                 sky2_wol_init(sky2);
2988         return 0;
2989 }
2990
2991 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2992 {
2993         if (sky2_is_copper(hw)) {
2994                 u32 modes = SUPPORTED_10baseT_Half
2995                         | SUPPORTED_10baseT_Full
2996                         | SUPPORTED_100baseT_Half
2997                         | SUPPORTED_100baseT_Full
2998                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2999
3000                 if (hw->flags & SKY2_HW_GIGABIT)
3001                         modes |= SUPPORTED_1000baseT_Half
3002                                 | SUPPORTED_1000baseT_Full;
3003                 return modes;
3004         } else
3005                 return  SUPPORTED_1000baseT_Half
3006                         | SUPPORTED_1000baseT_Full
3007                         | SUPPORTED_Autoneg
3008                         | SUPPORTED_FIBRE;
3009 }
3010
3011 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3012 {
3013         struct sky2_port *sky2 = netdev_priv(dev);
3014         struct sky2_hw *hw = sky2->hw;
3015
3016         ecmd->transceiver = XCVR_INTERNAL;
3017         ecmd->supported = sky2_supported_modes(hw);
3018         ecmd->phy_address = PHY_ADDR_MARV;
3019         if (sky2_is_copper(hw)) {
3020                 ecmd->port = PORT_TP;
3021                 ecmd->speed = sky2->speed;
3022         } else {
3023                 ecmd->speed = SPEED_1000;
3024                 ecmd->port = PORT_FIBRE;
3025         }
3026
3027         ecmd->advertising = sky2->advertising;
3028         ecmd->autoneg = sky2->autoneg;
3029         ecmd->duplex = sky2->duplex;
3030         return 0;
3031 }
3032
3033 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3034 {
3035         struct sky2_port *sky2 = netdev_priv(dev);
3036         const struct sky2_hw *hw = sky2->hw;
3037         u32 supported = sky2_supported_modes(hw);
3038
3039         if (ecmd->autoneg == AUTONEG_ENABLE) {
3040                 ecmd->advertising = supported;
3041                 sky2->duplex = -1;
3042                 sky2->speed = -1;
3043         } else {
3044                 u32 setting;
3045
3046                 switch (ecmd->speed) {
3047                 case SPEED_1000:
3048                         if (ecmd->duplex == DUPLEX_FULL)
3049                                 setting = SUPPORTED_1000baseT_Full;
3050                         else if (ecmd->duplex == DUPLEX_HALF)
3051                                 setting = SUPPORTED_1000baseT_Half;
3052                         else
3053                                 return -EINVAL;
3054                         break;
3055                 case SPEED_100:
3056                         if (ecmd->duplex == DUPLEX_FULL)
3057                                 setting = SUPPORTED_100baseT_Full;
3058                         else if (ecmd->duplex == DUPLEX_HALF)
3059                                 setting = SUPPORTED_100baseT_Half;
3060                         else
3061                                 return -EINVAL;
3062                         break;
3063
3064                 case SPEED_10:
3065                         if (ecmd->duplex == DUPLEX_FULL)
3066                                 setting = SUPPORTED_10baseT_Full;
3067                         else if (ecmd->duplex == DUPLEX_HALF)
3068                                 setting = SUPPORTED_10baseT_Half;
3069                         else
3070                                 return -EINVAL;
3071                         break;
3072                 default:
3073                         return -EINVAL;
3074                 }
3075
3076                 if ((setting & supported) == 0)
3077                         return -EINVAL;
3078
3079                 sky2->speed = ecmd->speed;
3080                 sky2->duplex = ecmd->duplex;
3081         }
3082
3083         sky2->autoneg = ecmd->autoneg;
3084         sky2->advertising = ecmd->advertising;
3085
3086         if (netif_running(dev)) {
3087                 sky2_phy_reinit(sky2);
3088                 sky2_set_multicast(dev);
3089         }
3090
3091         return 0;
3092 }
3093
3094 static void sky2_get_drvinfo(struct net_device *dev,
3095                              struct ethtool_drvinfo *info)
3096 {
3097         struct sky2_port *sky2 = netdev_priv(dev);
3098
3099         strcpy(info->driver, DRV_NAME);
3100         strcpy(info->version, DRV_VERSION);
3101         strcpy(info->fw_version, "N/A");
3102         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3103 }
3104
3105 static const struct sky2_stat {
3106         char name[ETH_GSTRING_LEN];
3107         u16 offset;
3108 } sky2_stats[] = {
3109         { "tx_bytes",      GM_TXO_OK_HI },
3110         { "rx_bytes",      GM_RXO_OK_HI },
3111         { "tx_broadcast",  GM_TXF_BC_OK },
3112         { "rx_broadcast",  GM_RXF_BC_OK },
3113         { "tx_multicast",  GM_TXF_MC_OK },
3114         { "rx_multicast",  GM_RXF_MC_OK },
3115         { "tx_unicast",    GM_TXF_UC_OK },
3116         { "rx_unicast",    GM_RXF_UC_OK },
3117         { "tx_mac_pause",  GM_TXF_MPAUSE },
3118         { "rx_mac_pause",  GM_RXF_MPAUSE },
3119         { "collisions",    GM_TXF_COL },
3120         { "late_collision",GM_TXF_LAT_COL },
3121         { "aborted",       GM_TXF_ABO_COL },
3122         { "single_collisions", GM_TXF_SNG_COL },
3123         { "multi_collisions", GM_TXF_MUL_COL },
3124
3125         { "rx_short",      GM_RXF_SHT },
3126         { "rx_runt",       GM_RXE_FRAG },
3127         { "rx_64_byte_packets", GM_RXF_64B },
3128         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3129         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3130         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3131         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3132         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3133         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3134         { "rx_too_long",   GM_RXF_LNG_ERR },
3135         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3136         { "rx_jabber",     GM_RXF_JAB_PKT },
3137         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3138
3139         { "tx_64_byte_packets", GM_TXF_64B },
3140         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3141         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3142         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3143         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3144         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3145         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3146         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3147 };
3148
3149 static u32 sky2_get_rx_csum(struct net_device *dev)
3150 {
3151         struct sky2_port *sky2 = netdev_priv(dev);
3152
3153         return sky2->rx_csum;
3154 }
3155
3156 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3157 {
3158         struct sky2_port *sky2 = netdev_priv(dev);
3159
3160         sky2->rx_csum = data;
3161
3162         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3163                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3164
3165         return 0;
3166 }
3167
3168 static u32 sky2_get_msglevel(struct net_device *netdev)
3169 {
3170         struct sky2_port *sky2 = netdev_priv(netdev);
3171         return sky2->msg_enable;
3172 }
3173
3174 static int sky2_nway_reset(struct net_device *dev)
3175 {
3176         struct sky2_port *sky2 = netdev_priv(dev);
3177
3178         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
3179                 return -EINVAL;
3180
3181         sky2_phy_reinit(sky2);
3182         sky2_set_multicast(dev);
3183
3184         return 0;
3185 }
3186
3187 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3188 {
3189         struct sky2_hw *hw = sky2->hw;
3190         unsigned port = sky2->port;
3191         int i;
3192
3193         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3194             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3195         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3196             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3197
3198         for (i = 2; i < count; i++)
3199                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3200 }
3201
3202 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3203 {
3204         struct sky2_port *sky2 = netdev_priv(netdev);
3205         sky2->msg_enable = value;
3206 }
3207
3208 static int sky2_get_sset_count(struct net_device *dev, int sset)
3209 {
3210         switch (sset) {
3211         case ETH_SS_STATS:
3212                 return ARRAY_SIZE(sky2_stats);
3213         default:
3214                 return -EOPNOTSUPP;
3215         }
3216 }
3217
3218 static void sky2_get_ethtool_stats(struct net_device *dev,
3219                                    struct ethtool_stats *stats, u64 * data)
3220 {
3221         struct sky2_port *sky2 = netdev_priv(dev);
3222
3223         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3224 }
3225
3226 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3227 {
3228         int i;
3229
3230         switch (stringset) {
3231         case ETH_SS_STATS:
3232                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3233                         memcpy(data + i * ETH_GSTRING_LEN,
3234                                sky2_stats[i].name, ETH_GSTRING_LEN);
3235                 break;
3236         }
3237 }
3238
3239 static int sky2_set_mac_address(struct net_device *dev, void *p)
3240 {
3241         struct sky2_port *sky2 = netdev_priv(dev);
3242         struct sky2_hw *hw = sky2->hw;
3243         unsigned port = sky2->port;
3244         const struct sockaddr *addr = p;
3245
3246         if (!is_valid_ether_addr(addr->sa_data))
3247                 return -EADDRNOTAVAIL;
3248
3249         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3250         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3251                     dev->dev_addr, ETH_ALEN);
3252         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3253                     dev->dev_addr, ETH_ALEN);
3254
3255         /* virtual address for data */
3256         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3257
3258         /* physical address: used for pause frames */
3259         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3260
3261         return 0;
3262 }
3263
3264 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3265 {
3266         u32 bit;
3267
3268         bit = ether_crc(ETH_ALEN, addr) & 63;
3269         filter[bit >> 3] |= 1 << (bit & 7);
3270 }
3271
3272 static void sky2_set_multicast(struct net_device *dev)
3273 {
3274         struct sky2_port *sky2 = netdev_priv(dev);
3275         struct sky2_hw *hw = sky2->hw;
3276         unsigned port = sky2->port;
3277         struct dev_mc_list *list = dev->mc_list;
3278         u16 reg;
3279         u8 filter[8];
3280         int rx_pause;
3281         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3282
3283         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3284         memset(filter, 0, sizeof(filter));
3285
3286         reg = gma_read16(hw, port, GM_RX_CTRL);
3287         reg |= GM_RXCR_UCF_ENA;
3288
3289         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3290                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3291         else if (dev->flags & IFF_ALLMULTI)
3292                 memset(filter, 0xff, sizeof(filter));
3293         else if (dev->mc_count == 0 && !rx_pause)
3294                 reg &= ~GM_RXCR_MCF_ENA;
3295         else {
3296                 int i;
3297                 reg |= GM_RXCR_MCF_ENA;
3298
3299                 if (rx_pause)
3300                         sky2_add_filter(filter, pause_mc_addr);
3301
3302                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3303                         sky2_add_filter(filter, list->dmi_addr);
3304         }
3305
3306         gma_write16(hw, port, GM_MC_ADDR_H1,
3307                     (u16) filter[0] | ((u16) filter[1] << 8));
3308         gma_write16(hw, port, GM_MC_ADDR_H2,
3309                     (u16) filter[2] | ((u16) filter[3] << 8));
3310         gma_write16(hw, port, GM_MC_ADDR_H3,
3311                     (u16) filter[4] | ((u16) filter[5] << 8));
3312         gma_write16(hw, port, GM_MC_ADDR_H4,
3313                     (u16) filter[6] | ((u16) filter[7] << 8));
3314
3315         gma_write16(hw, port, GM_RX_CTRL, reg);
3316 }
3317
3318 /* Can have one global because blinking is controlled by
3319  * ethtool and that is always under RTNL mutex
3320  */
3321 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
3322 {
3323         u16 pg;
3324
3325         switch (hw->chip_id) {
3326         case CHIP_ID_YUKON_XL:
3327                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3328                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3329                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3330                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
3331                                    PHY_M_LEDC_INIT_CTRL(7) |
3332                                    PHY_M_LEDC_STA1_CTRL(7) |
3333                                    PHY_M_LEDC_STA0_CTRL(7))
3334                              : 0);
3335
3336                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3337                 break;
3338
3339         default:
3340                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
3341                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3342                              on ? PHY_M_LED_ALL : 0);
3343         }
3344 }
3345
3346 /* blink LED's for finding board */
3347 static int sky2_phys_id(struct net_device *dev, u32 data)
3348 {
3349         struct sky2_port *sky2 = netdev_priv(dev);
3350         struct sky2_hw *hw = sky2->hw;
3351         unsigned port = sky2->port;
3352         u16 ledctrl, ledover = 0;
3353         long ms;
3354         int interrupted;
3355         int onoff = 1;
3356
3357         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
3358                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
3359         else
3360                 ms = data * 1000;
3361
3362         /* save initial values */
3363         spin_lock_bh(&sky2->phy_lock);
3364         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3365                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3366                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3367                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
3368                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3369         } else {
3370                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
3371                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
3372         }
3373
3374         interrupted = 0;
3375         while (!interrupted && ms > 0) {
3376                 sky2_led(hw, port, onoff);
3377                 onoff = !onoff;
3378
3379                 spin_unlock_bh(&sky2->phy_lock);
3380                 interrupted = msleep_interruptible(250);
3381                 spin_lock_bh(&sky2->phy_lock);
3382
3383                 ms -= 250;
3384         }
3385
3386         /* resume regularly scheduled programming */
3387         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3388                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3389                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3390                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
3391                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3392         } else {
3393                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
3394                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
3395         }
3396         spin_unlock_bh(&sky2->phy_lock);
3397
3398         return 0;
3399 }
3400
3401 static void sky2_get_pauseparam(struct net_device *dev,
3402                                 struct ethtool_pauseparam *ecmd)
3403 {
3404         struct sky2_port *sky2 = netdev_priv(dev);
3405
3406         switch (sky2->flow_mode) {
3407         case FC_NONE:
3408                 ecmd->tx_pause = ecmd->rx_pause = 0;
3409                 break;
3410         case FC_TX:
3411                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3412                 break;
3413         case FC_RX:
3414                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3415                 break;
3416         case FC_BOTH:
3417                 ecmd->tx_pause = ecmd->rx_pause = 1;
3418         }
3419
3420         ecmd->autoneg = sky2->autoneg;
3421 }
3422
3423 static int sky2_set_pauseparam(struct net_device *dev,
3424                                struct ethtool_pauseparam *ecmd)
3425 {
3426         struct sky2_port *sky2 = netdev_priv(dev);
3427
3428         sky2->autoneg = ecmd->autoneg;
3429         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3430
3431         if (netif_running(dev))
3432                 sky2_phy_reinit(sky2);
3433
3434         return 0;
3435 }
3436
3437 static int sky2_get_coalesce(struct net_device *dev,
3438                              struct ethtool_coalesce *ecmd)
3439 {
3440         struct sky2_port *sky2 = netdev_priv(dev);
3441         struct sky2_hw *hw = sky2->hw;
3442
3443         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3444                 ecmd->tx_coalesce_usecs = 0;
3445         else {
3446                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3447                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3448         }
3449         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3450
3451         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3452                 ecmd->rx_coalesce_usecs = 0;
3453         else {
3454                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3455                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3456         }
3457         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3458
3459         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3460                 ecmd->rx_coalesce_usecs_irq = 0;
3461         else {
3462                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3463                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3464         }
3465
3466         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3467
3468         return 0;
3469 }
3470
3471 /* Note: this affect both ports */
3472 static int sky2_set_coalesce(struct net_device *dev,
3473                              struct ethtool_coalesce *ecmd)
3474 {
3475         struct sky2_port *sky2 = netdev_priv(dev);
3476         struct sky2_hw *hw = sky2->hw;
3477         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3478
3479         if (ecmd->tx_coalesce_usecs > tmax ||
3480             ecmd->rx_coalesce_usecs > tmax ||
3481             ecmd->rx_coalesce_usecs_irq > tmax)
3482                 return -EINVAL;
3483
3484         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3485                 return -EINVAL;
3486         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3487                 return -EINVAL;
3488         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3489                 return -EINVAL;
3490
3491         if (ecmd->tx_coalesce_usecs == 0)
3492                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3493         else {
3494                 sky2_write32(hw, STAT_TX_TIMER_INI,
3495                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3496                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3497         }
3498         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3499
3500         if (ecmd->rx_coalesce_usecs == 0)
3501                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3502         else {
3503                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3504                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3505                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3506         }
3507         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3508
3509         if (ecmd->rx_coalesce_usecs_irq == 0)
3510                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3511         else {
3512                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3513                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3514                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3515         }
3516         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3517         return 0;
3518 }
3519
3520 static void sky2_get_ringparam(struct net_device *dev,
3521                                struct ethtool_ringparam *ering)
3522 {
3523         struct sky2_port *sky2 = netdev_priv(dev);
3524
3525         ering->rx_max_pending = RX_MAX_PENDING;
3526         ering->rx_mini_max_pending = 0;
3527         ering->rx_jumbo_max_pending = 0;
3528         ering->tx_max_pending = TX_RING_SIZE - 1;
3529
3530         ering->rx_pending = sky2->rx_pending;
3531         ering->rx_mini_pending = 0;
3532         ering->rx_jumbo_pending = 0;
3533         ering->tx_pending = sky2->tx_pending;
3534 }
3535
3536 static int sky2_set_ringparam(struct net_device *dev,
3537                               struct ethtool_ringparam *ering)
3538 {
3539         struct sky2_port *sky2 = netdev_priv(dev);
3540         int err = 0;
3541
3542         if (ering->rx_pending > RX_MAX_PENDING ||
3543             ering->rx_pending < 8 ||
3544             ering->tx_pending < MAX_SKB_TX_LE ||
3545             ering->tx_pending > TX_RING_SIZE - 1)
3546                 return -EINVAL;
3547
3548         if (netif_running(dev))
3549                 sky2_down(dev);
3550
3551         sky2->rx_pending = ering->rx_pending;
3552         sky2->tx_pending = ering->tx_pending;
3553
3554         if (netif_running(dev)) {
3555                 err = sky2_up(dev);
3556                 if (err)
3557                         dev_close(dev);
3558         }
3559
3560         return err;
3561 }
3562
3563 static int sky2_get_regs_len(struct net_device *dev)
3564 {
3565         return 0x4000;
3566 }
3567
3568 /*
3569  * Returns copy of control register region
3570  * Note: ethtool_get_regs always provides full size (16k) buffer
3571  */
3572 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3573                           void *p)
3574 {
3575         const struct sky2_port *sky2 = netdev_priv(dev);
3576         const void __iomem *io = sky2->hw->regs;
3577         unsigned int b;
3578
3579         regs->version = 1;
3580
3581         for (b = 0; b < 128; b++) {
3582                 /* This complicated switch statement is to make sure and
3583                  * only access regions that are unreserved.
3584                  * Some blocks are only valid on dual port cards.
3585                  * and block 3 has some special diagnostic registers that
3586                  * are poison.
3587                  */
3588                 switch (b) {
3589                 case 3:
3590                         /* skip diagnostic ram region */
3591                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3592                         break;
3593
3594                 /* dual port cards only */
3595                 case 5:         /* Tx Arbiter 2 */
3596                 case 9:         /* RX2 */
3597                 case 14 ... 15: /* TX2 */
3598                 case 17: case 19: /* Ram Buffer 2 */
3599                 case 22 ... 23: /* Tx Ram Buffer 2 */
3600                 case 25:        /* Rx MAC Fifo 1 */
3601                 case 27:        /* Tx MAC Fifo 2 */
3602                 case 31:        /* GPHY 2 */
3603                 case 40 ... 47: /* Pattern Ram 2 */
3604                 case 52: case 54: /* TCP Segmentation 2 */
3605                 case 112 ... 116: /* GMAC 2 */
3606                         if (sky2->hw->ports == 1)
3607                                 goto reserved;
3608                         /* fall through */
3609                 case 0:         /* Control */
3610                 case 2:         /* Mac address */
3611                 case 4:         /* Tx Arbiter 1 */
3612                 case 7:         /* PCI express reg */
3613                 case 8:         /* RX1 */
3614                 case 12 ... 13: /* TX1 */
3615                 case 16: case 18:/* Rx Ram Buffer 1 */
3616                 case 20 ... 21: /* Tx Ram Buffer 1 */
3617                 case 24:        /* Rx MAC Fifo 1 */
3618                 case 26:        /* Tx MAC Fifo 1 */
3619                 case 28 ... 29: /* Descriptor and status unit */
3620                 case 30:        /* GPHY 1*/
3621                 case 32 ... 39: /* Pattern Ram 1 */
3622                 case 48: case 50: /* TCP Segmentation 1 */
3623                 case 56 ... 60: /* PCI space */
3624                 case 80 ... 84: /* GMAC 1 */
3625                         memcpy_fromio(p, io, 128);
3626                         break;
3627                 default:
3628 reserved:
3629                         memset(p, 0, 128);
3630                 }
3631
3632                 p += 128;
3633                 io += 128;
3634         }
3635 }
3636
3637 /* In order to do Jumbo packets on these chips, need to turn off the
3638  * transmit store/forward. Therefore checksum offload won't work.
3639  */
3640 static int no_tx_offload(struct net_device *dev)
3641 {
3642         const struct sky2_port *sky2 = netdev_priv(dev);
3643         const struct sky2_hw *hw = sky2->hw;
3644
3645         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3646 }
3647
3648 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3649 {
3650         if (data && no_tx_offload(dev))
3651                 return -EINVAL;
3652
3653         return ethtool_op_set_tx_csum(dev, data);
3654 }
3655
3656
3657 static int sky2_set_tso(struct net_device *dev, u32 data)
3658 {
3659         if (data && no_tx_offload(dev))
3660                 return -EINVAL;
3661
3662         return ethtool_op_set_tso(dev, data);
3663 }
3664
3665 static int sky2_get_eeprom_len(struct net_device *dev)
3666 {
3667         struct sky2_port *sky2 = netdev_priv(dev);
3668         struct sky2_hw *hw = sky2->hw;
3669         u16 reg2;
3670
3671         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3672         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3673 }
3674
3675 static u32 sky2_vpd_read(struct sky2_hw *hw, int cap, u16 offset)
3676 {
3677         u32 val;
3678
3679         sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
3680
3681         do {
3682                 offset = sky2_pci_read16(hw, cap + PCI_VPD_ADDR);
3683         } while (!(offset & PCI_VPD_ADDR_F));
3684
3685         val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
3686         return val;
3687 }
3688
3689 static void sky2_vpd_write(struct sky2_hw *hw, int cap, u16 offset, u32 val)
3690 {
3691         sky2_pci_write16(hw, cap + PCI_VPD_DATA, val);
3692         sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
3693         do {
3694                 offset = sky2_pci_read16(hw, cap + PCI_VPD_ADDR);
3695         } while (offset & PCI_VPD_ADDR_F);
3696 }
3697
3698 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3699                            u8 *data)
3700 {
3701         struct sky2_port *sky2 = netdev_priv(dev);
3702         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3703         int length = eeprom->len;
3704         u16 offset = eeprom->offset;
3705
3706         if (!cap)
3707                 return -EINVAL;
3708
3709         eeprom->magic = SKY2_EEPROM_MAGIC;
3710
3711         while (length > 0) {
3712                 u32 val = sky2_vpd_read(sky2->hw, cap, offset);
3713                 int n = min_t(int, length, sizeof(val));
3714
3715                 memcpy(data, &val, n);
3716                 length -= n;
3717                 data += n;
3718                 offset += n;
3719         }
3720         return 0;
3721 }
3722
3723 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3724                            u8 *data)
3725 {
3726         struct sky2_port *sky2 = netdev_priv(dev);
3727         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3728         int length = eeprom->len;
3729         u16 offset = eeprom->offset;
3730
3731         if (!cap)
3732                 return -EINVAL;
3733
3734         if (eeprom->magic != SKY2_EEPROM_MAGIC)
3735                 return -EINVAL;
3736
3737         while (length > 0) {
3738                 u32 val;
3739                 int n = min_t(int, length, sizeof(val));
3740
3741                 if (n < sizeof(val))
3742                         val = sky2_vpd_read(sky2->hw, cap, offset);
3743                 memcpy(&val, data, n);
3744
3745                 sky2_vpd_write(sky2->hw, cap, offset, val);
3746
3747                 length -= n;
3748                 data += n;
3749                 offset += n;
3750         }
3751         return 0;
3752 }
3753
3754
3755 static const struct ethtool_ops sky2_ethtool_ops = {
3756         .get_settings   = sky2_get_settings,
3757         .set_settings   = sky2_set_settings,
3758         .get_drvinfo    = sky2_get_drvinfo,
3759         .get_wol        = sky2_get_wol,
3760         .set_wol        = sky2_set_wol,
3761         .get_msglevel   = sky2_get_msglevel,
3762         .set_msglevel   = sky2_set_msglevel,
3763         .nway_reset     = sky2_nway_reset,
3764         .get_regs_len   = sky2_get_regs_len,
3765         .get_regs       = sky2_get_regs,
3766         .get_link       = ethtool_op_get_link,
3767         .get_eeprom_len = sky2_get_eeprom_len,
3768         .get_eeprom     = sky2_get_eeprom,
3769         .set_eeprom     = sky2_set_eeprom,
3770         .set_sg         = ethtool_op_set_sg,
3771         .set_tx_csum    = sky2_set_tx_csum,
3772         .set_tso        = sky2_set_tso,
3773         .get_rx_csum    = sky2_get_rx_csum,
3774         .set_rx_csum    = sky2_set_rx_csum,
3775         .get_strings    = sky2_get_strings,
3776         .get_coalesce   = sky2_get_coalesce,
3777         .set_coalesce   = sky2_set_coalesce,
3778         .get_ringparam  = sky2_get_ringparam,
3779         .set_ringparam  = sky2_set_ringparam,
3780         .get_pauseparam = sky2_get_pauseparam,
3781         .set_pauseparam = sky2_set_pauseparam,
3782         .phys_id        = sky2_phys_id,
3783         .get_sset_count = sky2_get_sset_count,
3784         .get_ethtool_stats = sky2_get_ethtool_stats,
3785 };
3786
3787 #ifdef CONFIG_SKY2_DEBUG
3788
3789 static struct dentry *sky2_debug;
3790
3791 static int sky2_debug_show(struct seq_file *seq, void *v)
3792 {
3793         struct net_device *dev = seq->private;
3794         const struct sky2_port *sky2 = netdev_priv(dev);
3795         struct sky2_hw *hw = sky2->hw;
3796         unsigned port = sky2->port;
3797         unsigned idx, last;
3798         int sop;
3799
3800         if (!netif_running(dev))
3801                 return -ENETDOWN;
3802
3803         seq_printf(seq, "IRQ src=%x mask=%x control=%x\n",
3804                    sky2_read32(hw, B0_ISRC),
3805                    sky2_read32(hw, B0_IMSK),
3806                    sky2_read32(hw, B0_Y2_SP_ICR));
3807
3808         napi_disable(&hw->napi);
3809         last = sky2_read16(hw, STAT_PUT_IDX);
3810
3811         if (hw->st_idx == last)
3812                 seq_puts(seq, "Status ring (empty)\n");
3813         else {
3814                 seq_puts(seq, "Status ring\n");
3815                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
3816                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
3817                         const struct sky2_status_le *le = hw->st_le + idx;
3818                         seq_printf(seq, "[%d] %#x %d %#x\n",
3819                                    idx, le->opcode, le->length, le->status);
3820                 }
3821                 seq_puts(seq, "\n");
3822         }
3823
3824         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
3825                    sky2->tx_cons, sky2->tx_prod,
3826                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
3827                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
3828
3829         /* Dump contents of tx ring */
3830         sop = 1;
3831         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < TX_RING_SIZE;
3832              idx = RING_NEXT(idx, TX_RING_SIZE)) {
3833                 const struct sky2_tx_le *le = sky2->tx_le + idx;
3834                 u32 a = le32_to_cpu(le->addr);
3835
3836                 if (sop)
3837                         seq_printf(seq, "%u:", idx);
3838                 sop = 0;
3839
3840                 switch(le->opcode & ~HW_OWNER) {
3841                 case OP_ADDR64:
3842                         seq_printf(seq, " %#x:", a);
3843                         break;
3844                 case OP_LRGLEN:
3845                         seq_printf(seq, " mtu=%d", a);
3846                         break;
3847                 case OP_VLAN:
3848                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
3849                         break;
3850                 case OP_TCPLISW:
3851                         seq_printf(seq, " csum=%#x", a);
3852                         break;
3853                 case OP_LARGESEND:
3854                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
3855                         break;
3856                 case OP_PACKET:
3857                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
3858                         break;
3859                 case OP_BUFFER:
3860                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
3861                         break;
3862                 default:
3863                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
3864                                    a, le16_to_cpu(le->length));
3865                 }
3866
3867                 if (le->ctrl & EOP) {
3868                         seq_putc(seq, '\n');
3869                         sop = 1;
3870                 }
3871         }
3872
3873         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
3874                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
3875                    last = sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
3876                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
3877
3878         sky2_read32(hw, B0_Y2_SP_LISR);
3879         napi_enable(&hw->napi);
3880         return 0;
3881 }
3882
3883 static int sky2_debug_open(struct inode *inode, struct file *file)
3884 {
3885         return single_open(file, sky2_debug_show, inode->i_private);
3886 }
3887
3888 static const struct file_operations sky2_debug_fops = {
3889         .owner          = THIS_MODULE,
3890         .open           = sky2_debug_open,
3891         .read           = seq_read,
3892         .llseek         = seq_lseek,
3893         .release        = single_release,
3894 };
3895
3896 /*
3897  * Use network device events to create/remove/rename
3898  * debugfs file entries
3899  */
3900 static int sky2_device_event(struct notifier_block *unused,
3901                              unsigned long event, void *ptr)
3902 {
3903         struct net_device *dev = ptr;
3904         struct sky2_port *sky2 = netdev_priv(dev);
3905
3906         if (dev->open != sky2_up || !sky2_debug)
3907                 return NOTIFY_DONE;
3908
3909         switch(event) {
3910         case NETDEV_CHANGENAME:
3911                 if (sky2->debugfs) {
3912                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
3913                                                        sky2_debug, dev->name);
3914                 }
3915                 break;
3916
3917         case NETDEV_GOING_DOWN:
3918                 if (sky2->debugfs) {
3919                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
3920                                dev->name);
3921                         debugfs_remove(sky2->debugfs);
3922                         sky2->debugfs = NULL;
3923                 }
3924                 break;
3925
3926         case NETDEV_UP:
3927                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
3928                                                     sky2_debug, dev,
3929                                                     &sky2_debug_fops);
3930                 if (IS_ERR(sky2->debugfs))
3931                         sky2->debugfs = NULL;
3932         }
3933
3934         return NOTIFY_DONE;
3935 }
3936
3937 static struct notifier_block sky2_notifier = {
3938         .notifier_call = sky2_device_event,
3939 };
3940
3941
3942 static __init void sky2_debug_init(void)
3943 {
3944         struct dentry *ent;
3945
3946         ent = debugfs_create_dir("sky2", NULL);
3947         if (!ent || IS_ERR(ent))
3948                 return;
3949
3950         sky2_debug = ent;
3951         register_netdevice_notifier(&sky2_notifier);
3952 }
3953
3954 static __exit void sky2_debug_cleanup(void)
3955 {
3956         if (sky2_debug) {
3957                 unregister_netdevice_notifier(&sky2_notifier);
3958                 debugfs_remove(sky2_debug);
3959                 sky2_debug = NULL;
3960         }
3961 }
3962
3963 #else
3964 #define sky2_debug_init()
3965 #define sky2_debug_cleanup()
3966 #endif
3967
3968
3969 /* Initialize network device */
3970 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3971                                                      unsigned port,
3972                                                      int highmem, int wol)
3973 {
3974         struct sky2_port *sky2;
3975         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3976
3977         if (!dev) {
3978                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
3979                 return NULL;
3980         }
3981
3982         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3983         dev->irq = hw->pdev->irq;
3984         dev->open = sky2_up;
3985         dev->stop = sky2_down;
3986         dev->do_ioctl = sky2_ioctl;
3987         dev->hard_start_xmit = sky2_xmit_frame;
3988         dev->set_multicast_list = sky2_set_multicast;
3989         dev->set_mac_address = sky2_set_mac_address;
3990         dev->change_mtu = sky2_change_mtu;
3991         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3992         dev->tx_timeout = sky2_tx_timeout;
3993         dev->watchdog_timeo = TX_WATCHDOG;
3994 #ifdef CONFIG_NET_POLL_CONTROLLER
3995         if (port == 0)
3996                 dev->poll_controller = sky2_netpoll;
3997 #endif
3998
3999         sky2 = netdev_priv(dev);
4000         sky2->netdev = dev;
4001         sky2->hw = hw;
4002         sky2->msg_enable = netif_msg_init(debug, default_msg);
4003
4004         /* Auto speed and flow control */
4005         sky2->autoneg = AUTONEG_ENABLE;
4006         sky2->flow_mode = FC_BOTH;
4007
4008         sky2->duplex = -1;
4009         sky2->speed = -1;
4010         sky2->advertising = sky2_supported_modes(hw);
4011         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
4012         sky2->wol = wol;
4013
4014         spin_lock_init(&sky2->phy_lock);
4015         sky2->tx_pending = TX_DEF_PENDING;
4016         sky2->rx_pending = RX_DEF_PENDING;
4017
4018         hw->dev[port] = dev;
4019
4020         sky2->port = port;
4021
4022         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4023         if (highmem)
4024                 dev->features |= NETIF_F_HIGHDMA;
4025
4026 #ifdef SKY2_VLAN_TAG_USED
4027         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4028         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4029               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4030                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4031                 dev->vlan_rx_register = sky2_vlan_rx_register;
4032         }
4033 #endif
4034
4035         /* read the mac address */
4036         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4037         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4038
4039         return dev;
4040 }
4041
4042 static void __devinit sky2_show_addr(struct net_device *dev)
4043 {
4044         const struct sky2_port *sky2 = netdev_priv(dev);
4045         DECLARE_MAC_BUF(mac);
4046
4047         if (netif_msg_probe(sky2))
4048                 printk(KERN_INFO PFX "%s: addr %s\n",
4049                        dev->name, print_mac(mac, dev->dev_addr));
4050 }
4051
4052 /* Handle software interrupt used during MSI test */
4053 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4054 {
4055         struct sky2_hw *hw = dev_id;
4056         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4057
4058         if (status == 0)
4059                 return IRQ_NONE;
4060
4061         if (status & Y2_IS_IRQ_SW) {
4062                 hw->flags |= SKY2_HW_USE_MSI;
4063                 wake_up(&hw->msi_wait);
4064                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4065         }
4066         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4067
4068         return IRQ_HANDLED;
4069 }
4070
4071 /* Test interrupt path by forcing a a software IRQ */
4072 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4073 {
4074         struct pci_dev *pdev = hw->pdev;
4075         int err;
4076
4077         init_waitqueue_head (&hw->msi_wait);
4078
4079         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4080
4081         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4082         if (err) {
4083                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4084                 return err;
4085         }
4086
4087         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4088         sky2_read8(hw, B0_CTST);
4089
4090         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4091
4092         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4093                 /* MSI test failed, go back to INTx mode */
4094                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4095                          "switching to INTx mode.\n");
4096
4097                 err = -EOPNOTSUPP;
4098                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4099         }
4100
4101         sky2_write32(hw, B0_IMSK, 0);
4102         sky2_read32(hw, B0_IMSK);
4103
4104         free_irq(pdev->irq, hw);
4105
4106         return err;
4107 }
4108
4109 static int __devinit pci_wake_enabled(struct pci_dev *dev)
4110 {
4111         int pm  = pci_find_capability(dev, PCI_CAP_ID_PM);
4112         u16 value;
4113
4114         if (!pm)
4115                 return 0;
4116         if (pci_read_config_word(dev, pm + PCI_PM_CTRL, &value))
4117                 return 0;
4118         return value & PCI_PM_CTRL_PME_ENABLE;
4119 }
4120
4121 static int __devinit sky2_probe(struct pci_dev *pdev,
4122                                 const struct pci_device_id *ent)
4123 {
4124         struct net_device *dev;
4125         struct sky2_hw *hw;
4126         int err, using_dac = 0, wol_default;
4127
4128         err = pci_enable_device(pdev);
4129         if (err) {
4130                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4131                 goto err_out;
4132         }
4133
4134         err = pci_request_regions(pdev, DRV_NAME);
4135         if (err) {
4136                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4137                 goto err_out_disable;
4138         }
4139
4140         pci_set_master(pdev);
4141
4142         if (sizeof(dma_addr_t) > sizeof(u32) &&
4143             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
4144                 using_dac = 1;
4145                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
4146                 if (err < 0) {
4147                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4148                                 "for consistent allocations\n");
4149                         goto err_out_free_regions;
4150                 }
4151         } else {
4152                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
4153                 if (err) {
4154                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4155                         goto err_out_free_regions;
4156                 }
4157         }
4158
4159         wol_default = pci_wake_enabled(pdev) ? WAKE_MAGIC : 0;
4160
4161         err = -ENOMEM;
4162         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
4163         if (!hw) {
4164                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4165                 goto err_out_free_regions;
4166         }
4167
4168         hw->pdev = pdev;
4169
4170         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4171         if (!hw->regs) {
4172                 dev_err(&pdev->dev, "cannot map device registers\n");
4173                 goto err_out_free_hw;
4174         }
4175
4176 #ifdef __BIG_ENDIAN
4177         /* The sk98lin vendor driver uses hardware byte swapping but
4178          * this driver uses software swapping.
4179          */
4180         {
4181                 u32 reg;
4182                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
4183                 reg &= ~PCI_REV_DESC;
4184                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
4185         }
4186 #endif
4187
4188         /* ring for status responses */
4189         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4190         if (!hw->st_le)
4191                 goto err_out_iounmap;
4192
4193         err = sky2_init(hw);
4194         if (err)
4195                 goto err_out_iounmap;
4196
4197         dev_info(&pdev->dev, "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
4198                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
4199                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
4200                hw->chip_id, hw->chip_rev);
4201
4202         sky2_reset(hw);
4203
4204         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4205         if (!dev) {
4206                 err = -ENOMEM;
4207                 goto err_out_free_pci;
4208         }
4209
4210         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4211                 err = sky2_test_msi(hw);
4212                 if (err == -EOPNOTSUPP)
4213                         pci_disable_msi(pdev);
4214                 else if (err)
4215                         goto err_out_free_netdev;
4216         }
4217
4218         err = register_netdev(dev);
4219         if (err) {
4220                 dev_err(&pdev->dev, "cannot register net device\n");
4221                 goto err_out_free_netdev;
4222         }
4223
4224         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4225
4226         err = request_irq(pdev->irq, sky2_intr,
4227                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4228                           dev->name, hw);
4229         if (err) {
4230                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4231                 goto err_out_unregister;
4232         }
4233         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4234         napi_enable(&hw->napi);
4235
4236         sky2_show_addr(dev);
4237
4238         if (hw->ports > 1) {
4239                 struct net_device *dev1;
4240
4241                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4242                 if (!dev1)
4243                         dev_warn(&pdev->dev, "allocation for second device failed\n");
4244                 else if ((err = register_netdev(dev1))) {
4245                         dev_warn(&pdev->dev,
4246                                  "register of second port failed (%d)\n", err);
4247                         hw->dev[1] = NULL;
4248                         free_netdev(dev1);
4249                 } else
4250                         sky2_show_addr(dev1);
4251         }
4252
4253         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4254         INIT_WORK(&hw->restart_work, sky2_restart);
4255
4256         pci_set_drvdata(pdev, hw);
4257
4258         return 0;
4259
4260 err_out_unregister:
4261         if (hw->flags & SKY2_HW_USE_MSI)
4262                 pci_disable_msi(pdev);
4263         unregister_netdev(dev);
4264 err_out_free_netdev:
4265         free_netdev(dev);
4266 err_out_free_pci:
4267         sky2_write8(hw, B0_CTST, CS_RST_SET);
4268         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4269 err_out_iounmap:
4270         iounmap(hw->regs);
4271 err_out_free_hw:
4272         kfree(hw);
4273 err_out_free_regions:
4274         pci_release_regions(pdev);
4275 err_out_disable:
4276         pci_disable_device(pdev);
4277 err_out:
4278         pci_set_drvdata(pdev, NULL);
4279         return err;
4280 }
4281
4282 static void __devexit sky2_remove(struct pci_dev *pdev)
4283 {
4284         struct sky2_hw *hw = pci_get_drvdata(pdev);
4285         int i;
4286
4287         if (!hw)
4288                 return;
4289
4290         del_timer_sync(&hw->watchdog_timer);
4291         cancel_work_sync(&hw->restart_work);
4292
4293         for (i = hw->ports-1; i >= 0; --i)
4294                 unregister_netdev(hw->dev[i]);
4295
4296         sky2_write32(hw, B0_IMSK, 0);
4297
4298         sky2_power_aux(hw);
4299
4300         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
4301         sky2_write8(hw, B0_CTST, CS_RST_SET);
4302         sky2_read8(hw, B0_CTST);
4303
4304         free_irq(pdev->irq, hw);
4305         if (hw->flags & SKY2_HW_USE_MSI)
4306                 pci_disable_msi(pdev);
4307         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4308         pci_release_regions(pdev);
4309         pci_disable_device(pdev);
4310
4311         for (i = hw->ports-1; i >= 0; --i)
4312                 free_netdev(hw->dev[i]);
4313
4314         iounmap(hw->regs);
4315         kfree(hw);
4316
4317         pci_set_drvdata(pdev, NULL);
4318 }
4319
4320 #ifdef CONFIG_PM
4321 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4322 {
4323         struct sky2_hw *hw = pci_get_drvdata(pdev);
4324         int i, wol = 0;
4325
4326         if (!hw)
4327                 return 0;
4328
4329         for (i = 0; i < hw->ports; i++) {
4330                 struct net_device *dev = hw->dev[i];
4331                 struct sky2_port *sky2 = netdev_priv(dev);
4332
4333                 if (netif_running(dev))
4334                         sky2_down(dev);
4335
4336                 if (sky2->wol)
4337                         sky2_wol_init(sky2);
4338
4339                 wol |= sky2->wol;
4340         }
4341
4342         sky2_write32(hw, B0_IMSK, 0);
4343         napi_disable(&hw->napi);
4344         sky2_power_aux(hw);
4345
4346         pci_save_state(pdev);
4347         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4348         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4349
4350         return 0;
4351 }
4352
4353 static int sky2_resume(struct pci_dev *pdev)
4354 {
4355         struct sky2_hw *hw = pci_get_drvdata(pdev);
4356         int i, err;
4357
4358         if (!hw)
4359                 return 0;
4360
4361         err = pci_set_power_state(pdev, PCI_D0);
4362         if (err)
4363                 goto out;
4364
4365         err = pci_restore_state(pdev);
4366         if (err)
4367                 goto out;
4368
4369         pci_enable_wake(pdev, PCI_D0, 0);
4370
4371         /* Re-enable all clocks */
4372         if (hw->chip_id == CHIP_ID_YUKON_EX ||
4373             hw->chip_id == CHIP_ID_YUKON_EC_U ||
4374             hw->chip_id == CHIP_ID_YUKON_FE_P)
4375                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
4376
4377         sky2_reset(hw);
4378         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4379         napi_enable(&hw->napi);
4380
4381         for (i = 0; i < hw->ports; i++) {
4382                 struct net_device *dev = hw->dev[i];
4383                 if (netif_running(dev)) {
4384                         err = sky2_up(dev);
4385                         if (err) {
4386                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
4387                                        dev->name, err);
4388                                 dev_close(dev);
4389                                 goto out;
4390                         }
4391                 }
4392         }
4393
4394         return 0;
4395 out:
4396         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4397         pci_disable_device(pdev);
4398         return err;
4399 }
4400 #endif
4401
4402 static void sky2_shutdown(struct pci_dev *pdev)
4403 {
4404         struct sky2_hw *hw = pci_get_drvdata(pdev);
4405         int i, wol = 0;
4406
4407         if (!hw)
4408                 return;
4409
4410         del_timer_sync(&hw->watchdog_timer);
4411
4412         for (i = 0; i < hw->ports; i++) {
4413                 struct net_device *dev = hw->dev[i];
4414                 struct sky2_port *sky2 = netdev_priv(dev);
4415
4416                 if (sky2->wol) {
4417                         wol = 1;
4418                         sky2_wol_init(sky2);
4419                 }
4420         }
4421
4422         if (wol)
4423                 sky2_power_aux(hw);
4424
4425         pci_enable_wake(pdev, PCI_D3hot, wol);
4426         pci_enable_wake(pdev, PCI_D3cold, wol);
4427
4428         pci_disable_device(pdev);
4429         pci_set_power_state(pdev, PCI_D3hot);
4430
4431 }
4432
4433 static struct pci_driver sky2_driver = {
4434         .name = DRV_NAME,
4435         .id_table = sky2_id_table,
4436         .probe = sky2_probe,
4437         .remove = __devexit_p(sky2_remove),
4438 #ifdef CONFIG_PM
4439         .suspend = sky2_suspend,
4440         .resume = sky2_resume,
4441 #endif
4442         .shutdown = sky2_shutdown,
4443 };
4444
4445 static int __init sky2_init_module(void)
4446 {
4447         sky2_debug_init();
4448         return pci_register_driver(&sky2_driver);
4449 }
4450
4451 static void __exit sky2_cleanup_module(void)
4452 {
4453         pci_unregister_driver(&sky2_driver);
4454         sky2_debug_cleanup();
4455 }
4456
4457 module_init(sky2_init_module);
4458 module_exit(sky2_cleanup_module);
4459
4460 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4461 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4462 MODULE_LICENSE("GPL");
4463 MODULE_VERSION(DRV_VERSION);