SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/net/sh_eth.h

   1 /*
   2  *  SuperH Ethernet device driver
   3  *
   4  *  Copyright (C) 2006-2008 Nobuhiro Iwamatsu
   5  *  Copyright (C) 2008-2009 Renesas Solutions Corp.
   6  *
   7  *  This program is free software; you can redistribute it and/or modify it
   8  *  under the terms and conditions of the GNU General Public License,
   9  *  version 2, as published by the Free Software Foundation.
  10  *
  11  *  This program is distributed in the hope it will be useful, but WITHOUT
  12  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  *  more details.
  15  *  You should have received a copy of the GNU General Public License along with
  16  *  this program; if not, write to the Free Software Foundation, Inc.,
  17  *  51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18  *
  19  *  The full GNU General Public License is included in this distribution in
  20  *  the file called "COPYING".
  21  */
  22
  23 #ifndef __SH_ETH_H__
  24 #define __SH_ETH_H__
  25
  26 #include <linux/module.h>
  27 #include <linux/kernel.h>
  28 #include <linux/spinlock.h>
  29 #include <linux/workqueue.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/phy.h>
  32
  33 #include <asm/sh_eth.h>
  34
  35 #define CARDNAME        "sh-eth"
  36 #define TX_TIMEOUT      (5*HZ)
  37 #define TX_RING_SIZE    64      /* Tx ring size */
  38 #define RX_RING_SIZE    64      /* Rx ring size */
  39 #define ETHERSMALL              60
  40 #define PKT_BUF_SZ              1538
  41
  42 #if defined(CONFIG_CPU_SUBTYPE_SH7763)
  43 /* Chip Base Address */
  44 # define SH_TSU_ADDR    0xFEE01800
  45 # define ARSTR          SH_TSU_ADDR
  46
  47 /* Chip Registers */
  48 /* E-DMAC */
  49 # define EDSR    0x000
  50 # define EDMR    0x400
  51 # define EDTRR   0x408
  52 # define EDRRR   0x410
  53 # define EESR    0x428
  54 # define EESIPR  0x430
  55 # define TDLAR   0x010
  56 # define TDFAR   0x014
  57 # define TDFXR   0x018
  58 # define TDFFR   0x01C
  59 # define RDLAR   0x030
  60 # define RDFAR   0x034
  61 # define RDFXR   0x038
  62 # define RDFFR   0x03C
  63 # define TRSCER  0x438
  64 # define RMFCR   0x440
  65 # define TFTR    0x448
  66 # define FDR     0x450
  67 # define RMCR    0x458
  68 # define RPADIR  0x460
  69 # define FCFTR   0x468
  70
  71 /* Ether Register */
  72 # define ECMR    0x500
  73 # define ECSR    0x510
  74 # define ECSIPR  0x518
  75 # define PIR     0x520
  76 # define PSR     0x528
  77 # define PIPR    0x52C
  78 # define RFLR    0x508
  79 # define APR     0x554
  80 # define MPR     0x558
  81 # define PFTCR   0x55C
  82 # define PFRCR   0x560
  83 # define TPAUSER 0x564
  84 # define GECMR   0x5B0
  85 # define BCULR   0x5B4
  86 # define MAHR    0x5C0
  87 # define MALR    0x5C8
  88 # define TROCR   0x700
  89 # define CDCR    0x708
  90 # define LCCR    0x710
  91 # define CEFCR   0x740
  92 # define FRECR   0x748
  93 # define TSFRCR  0x750
  94 # define TLFRCR  0x758
  95 # define RFCR    0x760
  96 # define CERCR   0x768
  97 # define CEECR   0x770
  98 # define MAFCR   0x778
  99
 100 /* TSU Absolute Address */
 101 # define TSU_CTRST       0x004
 102 # define TSU_FWEN0       0x010
 103 # define TSU_FWEN1       0x014
 104 # define TSU_FCM         0x18
 105 # define TSU_BSYSL0      0x20
 106 # define TSU_BSYSL1      0x24
 107 # define TSU_PRISL0      0x28
 108 # define TSU_PRISL1      0x2C
 109 # define TSU_FWSL0       0x30
 110 # define TSU_FWSL1       0x34
 111 # define TSU_FWSLC       0x38
 112 # define TSU_QTAG0       0x40
 113 # define TSU_QTAG1       0x44
 114 # define TSU_FWSR        0x50
 115 # define TSU_FWINMK      0x54
 116 # define TSU_ADQT0       0x48
 117 # define TSU_ADQT1       0x4C
 118 # define TSU_VTAG0       0x58
 119 # define TSU_VTAG1       0x5C
 120 # define TSU_ADSBSY      0x60
 121 # define TSU_TEN         0x64
 122 # define TSU_POST1       0x70
 123 # define TSU_POST2       0x74
 124 # define TSU_POST3       0x78
 125 # define TSU_POST4       0x7C
 126 # define TSU_ADRH0       0x100
 127 # define TSU_ADRL0       0x104
 128 # define TSU_ADRH31      0x1F8
 129 # define TSU_ADRL31      0x1FC
 130
 131 # define TXNLCR0         0x80
 132 # define TXALCR0         0x84
 133 # define RXNLCR0         0x88
 134 # define RXALCR0         0x8C
 135 # define FWNLCR0         0x90
 136 # define FWALCR0         0x94
 137 # define TXNLCR1         0xA0
 138 # define TXALCR1         0xA4
 139 # define RXNLCR1         0xA8
 140 # define RXALCR1         0xAC
 141 # define FWNLCR1         0xB0
 142 # define FWALCR1         0x40
 143
 144 #else /* #elif defined(CONFIG_CPU_SUBTYPE_SH7763) */
 145 /* This section is SH3 or SH2 */
 146 #ifndef CONFIG_CPU_SUBTYPE_SH7619
 147 /* Chip base address */
 148 # define SH_TSU_ADDR  0xA7000804
 149 # define ARSTR            0xA7000800
 150 #endif
 151 /* Chip Registers */
 152 /* E-DMAC */
 153 # define EDMR   0x0000
 154 # define EDTRR  0x0004
 155 # define EDRRR  0x0008
 156 # define TDLAR  0x000C
 157 # define RDLAR  0x0010
 158 # define EESR   0x0014
 159 # define EESIPR 0x0018
 160 # define TRSCER 0x001C
 161 # define RMFCR  0x0020
 162 # define TFTR   0x0024
 163 # define FDR    0x0028
 164 # define RMCR   0x002C
 165 # define EDOCR  0x0030
 166 # define FCFTR  0x0034
 167 # define RPADIR 0x0038
 168 # define TRIMD  0x003C
 169 # define RBWAR  0x0040
 170 # define RDFAR  0x0044
 171 # define TBRAR  0x004C
 172 # define TDFAR  0x0050
 173
 174 /* Ether Register */
 175 # define ECMR   0x0160
 176 # define ECSR   0x0164
 177 # define ECSIPR 0x0168
 178 # define PIR    0x016C
 179 # define MAHR   0x0170
 180 # define MALR   0x0174
 181 # define RFLR   0x0178
 182 # define PSR    0x017C
 183 # define TROCR  0x0180
 184 # define CDCR   0x0184
 185 # define LCCR   0x0188
 186 # define CNDCR  0x018C
 187 # define CEFCR  0x0194
 188 # define FRECR  0x0198
 189 # define TSFRCR 0x019C
 190 # define TLFRCR 0x01A0
 191 # define RFCR   0x01A4
 192 # define MAFCR  0x01A8
 193 # define IPGR   0x01B4
 194 # if defined(CONFIG_CPU_SUBTYPE_SH7710)
 195 # define APR    0x01B8
 196 # define MPR    0x01BC
 197 # define TPAUSER 0x1C4
 198 # define BCFR   0x1CC
 199 # endif /* CONFIG_CPU_SH7710 */
 200
 201 /* TSU */
 202 # define TSU_CTRST      0x004
 203 # define TSU_FWEN0      0x010
 204 # define TSU_FWEN1      0x014
 205 # define TSU_FCM        0x018
 206 # define TSU_BSYSL0     0x020
 207 # define TSU_BSYSL1     0x024
 208 # define TSU_PRISL0     0x028
 209 # define TSU_PRISL1     0x02C
 210 # define TSU_FWSL0      0x030
 211 # define TSU_FWSL1      0x034
 212 # define TSU_FWSLC      0x038
 213 # define TSU_QTAGM0     0x040
 214 # define TSU_QTAGM1     0x044
 215 # define TSU_ADQT0      0x048
 216 # define TSU_ADQT1      0x04C
 217 # define TSU_FWSR       0x050
 218 # define TSU_FWINMK     0x054
 219 # define TSU_ADSBSY     0x060
 220 # define TSU_TEN        0x064
 221 # define TSU_POST1      0x070
 222 # define TSU_POST2      0x074
 223 # define TSU_POST3      0x078
 224 # define TSU_POST4      0x07C
 225 # define TXNLCR0        0x080
 226 # define TXALCR0        0x084
 227 # define RXNLCR0        0x088
 228 # define RXALCR0        0x08C
 229 # define FWNLCR0        0x090
 230 # define FWALCR0        0x094
 231 # define TXNLCR1        0x0A0
 232 # define TXALCR1        0x0A4
 233 # define RXNLCR1        0x0A8
 234 # define RXALCR1        0x0AC
 235 # define FWNLCR1        0x0B0
 236 # define FWALCR1        0x0B4
 237
 238 #define TSU_ADRH0       0x0100
 239 #define TSU_ADRL0       0x0104
 240 #define TSU_ADRL31      0x01FC
 241
 242 #endif /* CONFIG_CPU_SUBTYPE_SH7763 */
 243
 244 /* There are avoid compile error... */
 245 #if !defined(BCULR)
 246 #define BCULR   0x0fc
 247 #endif
 248 #if !defined(TRIMD)
 249 #define TRIMD   0x0fc
 250 #endif
 251 #if !defined(APR)
 252 #define APR     0x0fc
 253 #endif
 254 #if !defined(MPR)
 255 #define MPR     0x0fc
 256 #endif
 257 #if !defined(TPAUSER)
 258 #define TPAUSER 0x0fc
 259 #endif
 260
 261 /* Driver's parameters */
 262 #if defined(CONFIG_CPU_SH4)
 263 #define SH4_SKB_RX_ALIGN        32
 264 #else
 265 #define SH2_SH3_SKB_RX_ALIGN    2
 266 #endif
 267
 268 /*
 269  * Register's bits
 270  */
 271 #ifdef CONFIG_CPU_SUBTYPE_SH7763
 272 /* EDSR */
 273 enum EDSR_BIT {
 274         EDSR_ENT = 0x01, EDSR_ENR = 0x02,
 275 };
 276 #define EDSR_ENALL (EDSR_ENT|EDSR_ENR)
 277
 278 /* GECMR */
 279 enum GECMR_BIT {
 280         GECMR_10 = 0x0, GECMR_100 = 0x04, GECMR_1000 = 0x01,
 281 };
 282 #endif
 283
 284 /* EDMR */
 285 enum DMAC_M_BIT {
 286         EDMR_EL = 0x40, /* Litte endian */
 287         EDMR_DL1 = 0x20, EDMR_DL0 = 0x10,
 288 #ifdef CONFIG_CPU_SUBTYPE_SH7763
 289         EDMR_SRST = 0x03,
 290 #else /* CONFIG_CPU_SUBTYPE_SH7763 */
 291         EDMR_SRST = 0x01,
 292 #endif
 293 };
 294
 295 /* EDTRR */
 296 enum DMAC_T_BIT {
 297 #ifdef CONFIG_CPU_SUBTYPE_SH7763
 298         EDTRR_TRNS = 0x03,
 299 #else
 300         EDTRR_TRNS = 0x01,
 301 #endif
 302 };
 303
 304 /* EDRRR*/
 305 enum EDRRR_R_BIT {
 306         EDRRR_R = 0x01,
 307 };
 308
 309 /* TPAUSER */
 310 enum TPAUSER_BIT {
 311         TPAUSER_TPAUSE = 0x0000ffff,
 312         TPAUSER_UNLIMITED = 0,
 313 };
 314
 315 /* BCFR */
 316 enum BCFR_BIT {
 317         BCFR_RPAUSE = 0x0000ffff,
 318         BCFR_UNLIMITED = 0,
 319 };
 320
 321 /* PIR */
 322 enum PIR_BIT {
 323         PIR_MDI = 0x08, PIR_MDO = 0x04, PIR_MMD = 0x02, PIR_MDC = 0x01,
 324 };
 325
 326 /* PSR */
 327 enum PHY_STATUS_BIT { PHY_ST_LINK = 0x01, };
 328
 329 /* EESR */
 330 enum EESR_BIT {
 331         EESR_TWB1       = 0x80000000,
 332         EESR_TWB        = 0x40000000,   /* same as TWB0 */
 333         EESR_TC1        = 0x20000000,
 334         EESR_TUC        = 0x10000000,
 335         EESR_ROC        = 0x08000000,
 336         EESR_TABT       = 0x04000000,
 337         EESR_RABT       = 0x02000000,
 338         EESR_RFRMER     = 0x01000000,   /* same as RFCOF */
 339         EESR_ADE        = 0x00800000,
 340         EESR_ECI        = 0x00400000,
 341         EESR_FTC        = 0x00200000,   /* same as TC or TC0 */
 342         EESR_TDE        = 0x00100000,
 343         EESR_TFE        = 0x00080000,   /* same as TFUF */
 344         EESR_FRC        = 0x00040000,   /* same as FR */
 345         EESR_RDE        = 0x00020000,
 346         EESR_RFE        = 0x00010000,
 347         EESR_CND        = 0x00000800,
 348         EESR_DLC        = 0x00000400,
 349         EESR_CD         = 0x00000200,
 350         EESR_RTO        = 0x00000100,
 351         EESR_RMAF       = 0x00000080,
 352         EESR_CEEF       = 0x00000040,
 353         EESR_CELF       = 0x00000020,
 354         EESR_RRF        = 0x00000010,
 355         EESR_RTLF       = 0x00000008,
 356         EESR_RTSF       = 0x00000004,
 357         EESR_PRE        = 0x00000002,
 358         EESR_CERF       = 0x00000001,
 359 };
 360
 361 #define DEFAULT_TX_CHECK        (EESR_FTC | EESR_CND | EESR_DLC | EESR_CD | \
 362                                  EESR_RTO)
 363 #define DEFAULT_EESR_ERR_CHECK  (EESR_TWB | EESR_TABT | EESR_RABT | \
 364                                  EESR_RDE | EESR_RFRMER | EESR_ADE | \
 365                                  EESR_TFE | EESR_TDE | EESR_ECI)
 366 #define DEFAULT_TX_ERROR_CHECK  (EESR_TWB | EESR_TABT | EESR_ADE | EESR_TDE | \
 367                                  EESR_TFE)
 368
 369 /* EESIPR */
 370 enum DMAC_IM_BIT {
 371         DMAC_M_TWB = 0x40000000, DMAC_M_TABT = 0x04000000,
 372         DMAC_M_RABT = 0x02000000,
 373         DMAC_M_RFRMER = 0x01000000, DMAC_M_ADF = 0x00800000,
 374         DMAC_M_ECI = 0x00400000, DMAC_M_FTC = 0x00200000,
 375         DMAC_M_TDE = 0x00100000, DMAC_M_TFE = 0x00080000,
 376         DMAC_M_FRC = 0x00040000, DMAC_M_RDE = 0x00020000,
 377         DMAC_M_RFE = 0x00010000, DMAC_M_TINT4 = 0x00000800,
 378         DMAC_M_TINT3 = 0x00000400, DMAC_M_TINT2 = 0x00000200,
 379         DMAC_M_TINT1 = 0x00000100, DMAC_M_RINT8 = 0x00000080,
 380         DMAC_M_RINT5 = 0x00000010, DMAC_M_RINT4 = 0x00000008,
 381         DMAC_M_RINT3 = 0x00000004, DMAC_M_RINT2 = 0x00000002,
 382         DMAC_M_RINT1 = 0x00000001,
 383 };
 384
 385 /* Receive descriptor bit */
 386 enum RD_STS_BIT {
 387         RD_RACT = 0x80000000, RD_RDEL = 0x40000000,
 388         RD_RFP1 = 0x20000000, RD_RFP0 = 0x10000000,
 389         RD_RFE = 0x08000000, RD_RFS10 = 0x00000200,
 390         RD_RFS9 = 0x00000100, RD_RFS8 = 0x00000080,
 391         RD_RFS7 = 0x00000040, RD_RFS6 = 0x00000020,
 392         RD_RFS5 = 0x00000010, RD_RFS4 = 0x00000008,
 393         RD_RFS3 = 0x00000004, RD_RFS2 = 0x00000002,
 394         RD_RFS1 = 0x00000001,
 395 };
 396 #define RDF1ST  RD_RFP1
 397 #define RDFEND  RD_RFP0
 398 #define RD_RFP  (RD_RFP1|RD_RFP0)
 399
 400 /* FCFTR */
 401 enum FCFTR_BIT {
 402         FCFTR_RFF2 = 0x00040000, FCFTR_RFF1 = 0x00020000,
 403         FCFTR_RFF0 = 0x00010000, FCFTR_RFD2 = 0x00000004,
 404         FCFTR_RFD1 = 0x00000002, FCFTR_RFD0 = 0x00000001,
 405 };
 406 #define DEFAULT_FIFO_F_D_RFF    (FCFTR_RFF2 | FCFTR_RFF1 | FCFTR_RFF0)
 407 #define DEFAULT_FIFO_F_D_RFD    (FCFTR_RFD2 | FCFTR_RFD1 | FCFTR_RFD0)
 408
 409 /* Transfer descriptor bit */
 410 enum TD_STS_BIT {
 411         TD_TACT = 0x80000000,
 412         TD_TDLE = 0x40000000, TD_TFP1 = 0x20000000,
 413         TD_TFP0 = 0x10000000,
 414 };
 415 #define TDF1ST  TD_TFP1
 416 #define TDFEND  TD_TFP0
 417 #define TD_TFP  (TD_TFP1|TD_TFP0)
 418
 419 /* RMCR */
 420 #define DEFAULT_RMCR_VALUE      0x00000000
 421
 422 /* ECMR */
 423 enum FELIC_MODE_BIT {
 424         ECMR_TRCCM = 0x04000000, ECMR_RCSC = 0x00800000,
 425         ECMR_DPAD = 0x00200000, ECMR_RZPF = 0x00100000,
 426         ECMR_ZPF = 0x00080000, ECMR_PFR = 0x00040000, ECMR_RXF = 0x00020000,
 427         ECMR_TXF = 0x00010000, ECMR_MCT = 0x00002000, ECMR_PRCEF = 0x00001000,
 428         ECMR_PMDE = 0x00000200, ECMR_RE = 0x00000040, ECMR_TE = 0x00000020,
 429         ECMR_ILB = 0x00000008, ECMR_ELB = 0x00000004,
 430         ECMR_DM = 0x00000002, ECMR_PRM = 0x00000001,
 431 };
 432
 433 /* ECSR */
 434 enum ECSR_STATUS_BIT {
 435         ECSR_BRCRX = 0x20, ECSR_PSRTO = 0x10,
 436         ECSR_LCHNG = 0x04,
 437         ECSR_MPD = 0x02, ECSR_ICD = 0x01,
 438 };
 439
 440 #define DEFAULT_ECSR_INIT       (ECSR_BRCRX | ECSR_PSRTO | ECSR_LCHNG | \
 441                                  ECSR_ICD | ECSIPR_MPDIP)
 442
 443 /* ECSIPR */
 444 enum ECSIPR_STATUS_MASK_BIT {
 445         ECSIPR_BRCRXIP = 0x20, ECSIPR_PSRTOIP = 0x10,
 446         ECSIPR_LCHNGIP = 0x04,
 447         ECSIPR_MPDIP = 0x02, ECSIPR_ICDIP = 0x01,
 448 };
 449
 450 #define DEFAULT_ECSIPR_INIT     (ECSIPR_BRCRXIP | ECSIPR_PSRTOIP | \
 451                                  ECSIPR_LCHNGIP | ECSIPR_ICDIP | ECSIPR_MPDIP)
 452
 453 /* APR */
 454 enum APR_BIT {
 455         APR_AP = 0x00000001,
 456 };
 457
 458 /* MPR */
 459 enum MPR_BIT {
 460         MPR_MP = 0x00000001,
 461 };
 462
 463 /* TRSCER */
 464 enum DESC_I_BIT {
 465         DESC_I_TINT4 = 0x0800, DESC_I_TINT3 = 0x0400, DESC_I_TINT2 = 0x0200,
 466         DESC_I_TINT1 = 0x0100, DESC_I_RINT8 = 0x0080, DESC_I_RINT5 = 0x0010,
 467         DESC_I_RINT4 = 0x0008, DESC_I_RINT3 = 0x0004, DESC_I_RINT2 = 0x0002,
 468         DESC_I_RINT1 = 0x0001,
 469 };
 470
 471 /* RPADIR */
 472 enum RPADIR_BIT {
 473         RPADIR_PADS1 = 0x20000, RPADIR_PADS0 = 0x10000,
 474         RPADIR_PADR = 0x0003f,
 475 };
 476
 477 /* RFLR */
 478 #define RFLR_VALUE 0x1000
 479
 480 /* FDR */
 481 #define DEFAULT_FDR_INIT        0x00000707
 482
 483 enum phy_offsets {
 484         PHY_CTRL = 0, PHY_STAT = 1, PHY_IDT1 = 2, PHY_IDT2 = 3,
 485         PHY_ANA = 4, PHY_ANL = 5, PHY_ANE = 6,
 486         PHY_16 = 16,
 487 };
 488
 489 /* PHY_CTRL */
 490 enum PHY_CTRL_BIT {
 491         PHY_C_RESET = 0x8000, PHY_C_LOOPBK = 0x4000, PHY_C_SPEEDSL = 0x2000,
 492         PHY_C_ANEGEN = 0x1000, PHY_C_PWRDN = 0x0800, PHY_C_ISO = 0x0400,
 493         PHY_C_RANEG = 0x0200, PHY_C_DUPLEX = 0x0100, PHY_C_COLT = 0x0080,
 494 };
 495 #define DM9161_PHY_C_ANEGEN 0   /* auto nego special */
 496
 497 /* PHY_STAT */
 498 enum PHY_STAT_BIT {
 499         PHY_S_100T4 = 0x8000, PHY_S_100X_F = 0x4000, PHY_S_100X_H = 0x2000,
 500         PHY_S_10T_F = 0x1000, PHY_S_10T_H = 0x0800, PHY_S_ANEGC = 0x0020,
 501         PHY_S_RFAULT = 0x0010, PHY_S_ANEGA = 0x0008, PHY_S_LINK = 0x0004,
 502         PHY_S_JAB = 0x0002, PHY_S_EXTD = 0x0001,
 503 };
 504
 505 /* PHY_ANA */
 506 enum PHY_ANA_BIT {
 507         PHY_A_NP = 0x8000, PHY_A_ACK = 0x4000, PHY_A_RF = 0x2000,
 508         PHY_A_FCS = 0x0400, PHY_A_T4 = 0x0200, PHY_A_FDX = 0x0100,
 509         PHY_A_HDX = 0x0080, PHY_A_10FDX = 0x0040, PHY_A_10HDX = 0x0020,
 510         PHY_A_SEL = 0x001e,
 511 };
 512 /* PHY_ANL */
 513 enum PHY_ANL_BIT {
 514         PHY_L_NP = 0x8000, PHY_L_ACK = 0x4000, PHY_L_RF = 0x2000,
 515         PHY_L_FCS = 0x0400, PHY_L_T4 = 0x0200, PHY_L_FDX = 0x0100,
 516         PHY_L_HDX = 0x0080, PHY_L_10FDX = 0x0040, PHY_L_10HDX = 0x0020,
 517         PHY_L_SEL = 0x001f,
 518 };
 519
 520 /* PHY_ANE */
 521 enum PHY_ANE_BIT {
 522         PHY_E_PDF = 0x0010, PHY_E_LPNPA = 0x0008, PHY_E_NPA = 0x0004,
 523         PHY_E_PRX = 0x0002, PHY_E_LPANEGA = 0x0001,
 524 };
 525
 526 /* DM9161 */
 527 enum PHY_16_BIT {
 528         PHY_16_BP4B45 = 0x8000, PHY_16_BPSCR = 0x4000, PHY_16_BPALIGN = 0x2000,
 529         PHY_16_BP_ADPOK = 0x1000, PHY_16_Repeatmode = 0x0800,
 530         PHY_16_TXselect = 0x0400,
 531         PHY_16_Rsvd = 0x0200, PHY_16_RMIIEnable = 0x0100,
 532         PHY_16_Force100LNK = 0x0080,
 533         PHY_16_APDLED_CTL = 0x0040, PHY_16_COLLED_CTL = 0x0020,
 534         PHY_16_RPDCTR_EN = 0x0010,
 535         PHY_16_ResetStMch = 0x0008, PHY_16_PreamSupr = 0x0004,
 536         PHY_16_Sleepmode = 0x0002,
 537         PHY_16_RemoteLoopOut = 0x0001,
 538 };
 539
 540 #define POST_RX         0x08
 541 #define POST_FW         0x04
 542 #define POST0_RX        (POST_RX)
 543 #define POST0_FW        (POST_FW)
 544 #define POST1_RX        (POST_RX >> 2)
 545 #define POST1_FW        (POST_FW >> 2)
 546 #define POST_ALL        (POST0_RX | POST0_FW | POST1_RX | POST1_FW)
 547
 548 /* ARSTR */
 549 enum ARSTR_BIT { ARSTR_ARSTR = 0x00000001, };
 550
 551 /* TSU_FWEN0 */
 552 enum TSU_FWEN0_BIT {
 553         TSU_FWEN0_0 = 0x00000001,
 554 };
 555
 556 /* TSU_ADSBSY */
 557 enum TSU_ADSBSY_BIT {
 558         TSU_ADSBSY_0 = 0x00000001,
 559 };
 560
 561 /* TSU_TEN */
 562 enum TSU_TEN_BIT {
 563         TSU_TEN_0 = 0x80000000,
 564 };
 565
 566 /* TSU_FWSL0 */
 567 enum TSU_FWSL0_BIT {
 568         TSU_FWSL0_FW50 = 0x1000, TSU_FWSL0_FW40 = 0x0800,
 569         TSU_FWSL0_FW30 = 0x0400, TSU_FWSL0_FW20 = 0x0200,
 570         TSU_FWSL0_FW10 = 0x0100, TSU_FWSL0_RMSA0 = 0x0010,
 571 };
 572
 573 /* TSU_FWSLC */
 574 enum TSU_FWSLC_BIT {
 575         TSU_FWSLC_POSTENU = 0x2000, TSU_FWSLC_POSTENL = 0x1000,
 576         TSU_FWSLC_CAMSEL03 = 0x0080, TSU_FWSLC_CAMSEL02 = 0x0040,
 577         TSU_FWSLC_CAMSEL01 = 0x0020, TSU_FWSLC_CAMSEL00 = 0x0010,
 578         TSU_FWSLC_CAMSEL13 = 0x0008, TSU_FWSLC_CAMSEL12 = 0x0004,
 579         TSU_FWSLC_CAMSEL11 = 0x0002, TSU_FWSLC_CAMSEL10 = 0x0001,
 580 };
 581
 582 /*
 583  * The sh ether Tx buffer descriptors.
 584  * This structure should be 20 bytes.
 585  */
 586 struct sh_eth_txdesc {
 587         u32 status;             /* TD0 */
 588 #if defined(CONFIG_CPU_LITTLE_ENDIAN)
 589         u16 pad0;               /* TD1 */
 590         u16 buffer_length;      /* TD1 */
 591 #else
 592         u16 buffer_length;      /* TD1 */
 593         u16 pad0;               /* TD1 */
 594 #endif
 595         u32 addr;               /* TD2 */
 596         u32 pad1;               /* padding data */
 597 } __attribute__((aligned(2), packed));
 598
 599 /*
 600  * The sh ether Rx buffer descriptors.
 601  * This structure should be 20 bytes.
 602  */
 603 struct sh_eth_rxdesc {
 604         u32 status;             /* RD0 */
 605 #if defined(CONFIG_CPU_LITTLE_ENDIAN)
 606         u16 frame_length;       /* RD1 */
 607         u16 buffer_length;      /* RD1 */
 608 #else
 609         u16 buffer_length;      /* RD1 */
 610         u16 frame_length;       /* RD1 */
 611 #endif
 612         u32 addr;               /* RD2 */
 613         u32 pad0;               /* padding data */
 614 } __attribute__((aligned(2), packed));
 615
 616 /* This structure is used by each CPU dependency handling. */
 617 struct sh_eth_cpu_data {
 618         /* optional functions */
 619         void (*chip_reset)(struct net_device *ndev);
 620         void (*set_duplex)(struct net_device *ndev);
 621         void (*set_rate)(struct net_device *ndev);
 622
 623         /* mandatory initialize value */
 624         unsigned long eesipr_value;
 625
 626         /* optional initialize value */
 627         unsigned long ecsr_value;
 628         unsigned long ecsipr_value;
 629         unsigned long fdr_value;
 630         unsigned long fcftr_value;
 631         unsigned long rpadir_value;
 632         unsigned long rmcr_value;
 633
 634         /* interrupt checking mask */
 635         unsigned long tx_check;
 636         unsigned long eesr_err_check;
 637         unsigned long tx_error_check;
 638
 639         /* hardware features */
 640         unsigned no_psr:1;              /* EtherC DO NOT have PSR */
 641         unsigned apr:1;                 /* EtherC have APR */
 642         unsigned mpr:1;                 /* EtherC have MPR */
 643         unsigned tpauser:1;             /* EtherC have TPAUSER */
 644         unsigned bculr:1;               /* EtherC have BCULR */
 645         unsigned hw_swap:1;             /* E-DMAC have DE bit in EDMR */
 646         unsigned rpadir:1;              /* E-DMAC have RPADIR */
 647         unsigned no_trimd:1;            /* E-DMAC DO NOT have TRIMD */
 648         unsigned no_ade:1;      /* E-DMAC DO NOT have ADE bit in EESR */
 649 };
 650
 651 struct sh_eth_private {
 652         struct sh_eth_cpu_data *cd;
 653         dma_addr_t rx_desc_dma;
 654         dma_addr_t tx_desc_dma;
 655         struct sh_eth_rxdesc *rx_ring;
 656         struct sh_eth_txdesc *tx_ring;
 657         struct sk_buff **rx_skbuff;
 658         struct sk_buff **tx_skbuff;
 659         struct net_device_stats stats;
 660         struct timer_list timer;
 661         spinlock_t lock;
 662         u32 cur_rx, dirty_rx;   /* Producer/consumer ring indices */
 663         u32 cur_tx, dirty_tx;
 664         u32 rx_buf_sz;          /* Based on MTU+slack. */
 665         int edmac_endian;
 666         /* MII transceiver section. */
 667         u32 phy_id;                                     /* PHY ID */
 668         struct mii_bus *mii_bus;        /* MDIO bus control */
 669         struct phy_device *phydev;      /* PHY device control */
 670         enum phy_state link;
 671         int msg_enable;
 672         int speed;
 673         int duplex;
 674         u32 rx_int_var, tx_int_var;     /* interrupt control variables */
 675         char post_rx;           /* POST receive */
 676         char post_fw;           /* POST forward */
 677         struct net_device_stats tsu_stats;      /* TSU forward status */
 678 };
 679
 680 static inline void sh_eth_soft_swap(char *src, int len)
 681 {
 682 #ifdef __LITTLE_ENDIAN__
 683         u32 *p = (u32 *)src;
 684         u32 *maxp;
 685         maxp = p + ((len + sizeof(u32) - 1) / sizeof(u32));
 686
 687         for (; p < maxp; p++)
 688                 *p = swab32(*p);
 689 #endif
 690 }
 691
 692 #endif  /* #ifndef __SH_ETH_H__ */