SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/ide/scc_pata.c

   1 /*
   2  * Support for IDE interfaces on Celleb platform
   3  *
   4  * (C) Copyright 2006 TOSHIBA CORPORATION
   5  *
   6  * This code is based on drivers/ide/pci/siimage.c:
   7  * Copyright (C) 2001-2002      Andre Hedrick <andre@linux-ide.org>
   8  * Copyright (C) 2003           Red Hat
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License along
  21  * with this program; if not, write to the Free Software Foundation, Inc.,
  22  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  23  */
  24
  25 #include <linux/types.h>
  26 #include <linux/module.h>
  27 #include <linux/pci.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/init.h>
  31
  32 #define PCI_DEVICE_ID_TOSHIBA_SCC_ATA            0x01b4
  33
  34 #define SCC_PATA_NAME           "scc IDE"
  35
  36 #define TDVHSEL_MASTER          0x00000001
  37 #define TDVHSEL_SLAVE           0x00000004
  38
  39 #define MODE_JCUSFEN            0x00000080
  40
  41 #define CCKCTRL_ATARESET        0x00040000
  42 #define CCKCTRL_BUFCNT          0x00020000
  43 #define CCKCTRL_CRST            0x00010000
  44 #define CCKCTRL_OCLKEN          0x00000100
  45 #define CCKCTRL_ATACLKOEN       0x00000002
  46 #define CCKCTRL_LCLKEN          0x00000001
  47
  48 #define QCHCD_IOS_SS            0x00000001
  49
  50 #define QCHSD_STPDIAG           0x00020000
  51
  52 #define INTMASK_MSK             0xD1000012
  53 #define INTSTS_SERROR           0x80000000
  54 #define INTSTS_PRERR            0x40000000
  55 #define INTSTS_RERR             0x10000000
  56 #define INTSTS_ICERR            0x01000000
  57 #define INTSTS_BMSINT           0x00000010
  58 #define INTSTS_BMHE             0x00000008
  59 #define INTSTS_IOIRQS           0x00000004
  60 #define INTSTS_INTRQ            0x00000002
  61 #define INTSTS_ACTEINT          0x00000001
  62
  63 #define ECMODE_VALUE 0x01
  64
  65 static struct scc_ports {
  66         unsigned long ctl, dma;
  67         struct ide_host *host;  /* for removing port from system */
  68 } scc_ports[MAX_HWIFS];
  69
  70 /* PIO transfer mode  table */
  71 /* JCHST */
  72 static unsigned long JCHSTtbl[2][7] = {
  73         {0x0E, 0x05, 0x02, 0x03, 0x02, 0x00, 0x00},   /* 100MHz */
  74         {0x13, 0x07, 0x04, 0x04, 0x03, 0x00, 0x00}    /* 133MHz */
  75 };
  76
  77 /* JCHHT */
  78 static unsigned long JCHHTtbl[2][7] = {
  79         {0x0E, 0x02, 0x02, 0x02, 0x02, 0x00, 0x00},   /* 100MHz */
  80         {0x13, 0x03, 0x03, 0x03, 0x03, 0x00, 0x00}    /* 133MHz */
  81 };
  82
  83 /* JCHCT */
  84 static unsigned long JCHCTtbl[2][7] = {
  85         {0x1D, 0x1D, 0x1C, 0x0B, 0x06, 0x00, 0x00},   /* 100MHz */
  86         {0x27, 0x26, 0x26, 0x0E, 0x09, 0x00, 0x00}    /* 133MHz */
  87 };
  88
  89
  90 /* DMA transfer mode  table */
  91 /* JCHDCTM/JCHDCTS */
  92 static unsigned long JCHDCTxtbl[2][7] = {
  93         {0x0A, 0x06, 0x04, 0x03, 0x01, 0x00, 0x00},   /* 100MHz */
  94         {0x0E, 0x09, 0x06, 0x04, 0x02, 0x01, 0x00}    /* 133MHz */
  95 };
  96
  97 /* JCSTWTM/JCSTWTS  */
  98 static unsigned long JCSTWTxtbl[2][7] = {
  99         {0x06, 0x04, 0x03, 0x02, 0x02, 0x02, 0x00},   /* 100MHz */
 100         {0x09, 0x06, 0x04, 0x02, 0x02, 0x02, 0x02}    /* 133MHz */
 101 };
 102
 103 /* JCTSS */
 104 static unsigned long JCTSStbl[2][7] = {
 105         {0x05, 0x05, 0x05, 0x05, 0x05, 0x05, 0x00},   /* 100MHz */
 106         {0x05, 0x05, 0x05, 0x05, 0x05, 0x05, 0x05}    /* 133MHz */
 107 };
 108
 109 /* JCENVT */
 110 static unsigned long JCENVTtbl[2][7] = {
 111         {0x01, 0x01, 0x01, 0x01, 0x01, 0x01, 0x00},   /* 100MHz */
 112         {0x02, 0x02, 0x02, 0x02, 0x02, 0x02, 0x02}    /* 133MHz */
 113 };
 114
 115 /* JCACTSELS/JCACTSELM */
 116 static unsigned long JCACTSELtbl[2][7] = {
 117         {0x00, 0x00, 0x00, 0x00, 0x01, 0x01, 0x00},   /* 100MHz */
 118         {0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x01}    /* 133MHz */
 119 };
 120
 121
 122 static u8 scc_ide_inb(unsigned long port)
 123 {
 124         u32 data = in_be32((void*)port);
 125         return (u8)data;
 126 }
 127
 128 static void scc_exec_command(ide_hwif_t *hwif, u8 cmd)
 129 {
 130         out_be32((void *)hwif->io_ports.command_addr, cmd);
 131         eieio();
 132         in_be32((void *)(hwif->dma_base + 0x01c));
 133         eieio();
 134 }
 135
 136 static u8 scc_read_status(ide_hwif_t *hwif)
 137 {
 138         return (u8)in_be32((void *)hwif->io_ports.status_addr);
 139 }
 140
 141 static u8 scc_read_altstatus(ide_hwif_t *hwif)
 142 {
 143         return (u8)in_be32((void *)hwif->io_ports.ctl_addr);
 144 }
 145
 146 static u8 scc_dma_sff_read_status(ide_hwif_t *hwif)
 147 {
 148         return (u8)in_be32((void *)(hwif->dma_base + 4));
 149 }
 150
 151 static void scc_set_irq(ide_hwif_t *hwif, int on)
 152 {
 153         u8 ctl = ATA_DEVCTL_OBS;
 154
 155         if (on == 4) { /* hack for SRST */
 156                 ctl |= 4;
 157                 on &= ~4;
 158         }
 159
 160         ctl |= on ? 0 : 2;
 161
 162         out_be32((void *)hwif->io_ports.ctl_addr, ctl);
 163         eieio();
 164         in_be32((void *)(hwif->dma_base + 0x01c));
 165         eieio();
 166 }
 167
 168 static void scc_ide_insw(unsigned long port, void *addr, u32 count)
 169 {
 170         u16 *ptr = (u16 *)addr;
 171         while (count--) {
 172                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 173         }
 174 }
 175
 176 static void scc_ide_insl(unsigned long port, void *addr, u32 count)
 177 {
 178         u16 *ptr = (u16 *)addr;
 179         while (count--) {
 180                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 181                 *ptr++ = le16_to_cpu(in_be32((void*)port));
 182         }
 183 }
 184
 185 static void scc_ide_outb(u8 addr, unsigned long port)
 186 {
 187         out_be32((void*)port, addr);
 188 }
 189
 190 static void
 191 scc_ide_outsw(unsigned long port, void *addr, u32 count)
 192 {
 193         u16 *ptr = (u16 *)addr;
 194         while (count--) {
 195                 out_be32((void*)port, cpu_to_le16(*ptr++));
 196         }
 197 }
 198
 199 static void
 200 scc_ide_outsl(unsigned long port, void *addr, u32 count)
 201 {
 202         u16 *ptr = (u16 *)addr;
 203         while (count--) {
 204                 out_be32((void*)port, cpu_to_le16(*ptr++));
 205                 out_be32((void*)port, cpu_to_le16(*ptr++));
 206         }
 207 }
 208
 209 /**
 210  *      scc_set_pio_mode        -       set host controller for PIO mode
 211  *      @drive: drive
 212  *      @pio: PIO mode number
 213  *
 214  *      Load the timing settings for this device mode into the
 215  *      controller.
 216  */
 217
 218 static void scc_set_pio_mode(ide_drive_t *drive, const u8 pio)
 219 {
 220         ide_hwif_t *hwif = drive->hwif;
 221         struct scc_ports *ports = ide_get_hwifdata(hwif);
 222         unsigned long ctl_base = ports->ctl;
 223         unsigned long cckctrl_port = ctl_base + 0xff0;
 224         unsigned long piosht_port = ctl_base + 0x000;
 225         unsigned long pioct_port = ctl_base + 0x004;
 226         unsigned long reg;
 227         int offset;
 228
 229         reg = in_be32((void __iomem *)cckctrl_port);
 230         if (reg & CCKCTRL_ATACLKOEN) {
 231                 offset = 1; /* 133MHz */
 232         } else {
 233                 offset = 0; /* 100MHz */
 234         }
 235         reg = JCHSTtbl[offset][pio] << 16 | JCHHTtbl[offset][pio];
 236         out_be32((void __iomem *)piosht_port, reg);
 237         reg = JCHCTtbl[offset][pio];
 238         out_be32((void __iomem *)pioct_port, reg);
 239 }
 240
 241 /**
 242  *      scc_set_dma_mode        -       set host controller for DMA mode
 243  *      @drive: drive
 244  *      @speed: DMA mode
 245  *
 246  *      Load the timing settings for this device mode into the
 247  *      controller.
 248  */
 249
 250 static void scc_set_dma_mode(ide_drive_t *drive, const u8 speed)
 251 {
 252         ide_hwif_t *hwif = drive->hwif;
 253         struct scc_ports *ports = ide_get_hwifdata(hwif);
 254         unsigned long ctl_base = ports->ctl;
 255         unsigned long cckctrl_port = ctl_base + 0xff0;
 256         unsigned long mdmact_port = ctl_base + 0x008;
 257         unsigned long mcrcst_port = ctl_base + 0x00c;
 258         unsigned long sdmact_port = ctl_base + 0x010;
 259         unsigned long scrcst_port = ctl_base + 0x014;
 260         unsigned long udenvt_port = ctl_base + 0x018;
 261         unsigned long tdvhsel_port   = ctl_base + 0x020;
 262         int is_slave = drive->dn & 1;
 263         int offset, idx;
 264         unsigned long reg;
 265         unsigned long jcactsel;
 266
 267         reg = in_be32((void __iomem *)cckctrl_port);
 268         if (reg & CCKCTRL_ATACLKOEN) {
 269                 offset = 1; /* 133MHz */
 270         } else {
 271                 offset = 0; /* 100MHz */
 272         }
 273
 274         idx = speed - XFER_UDMA_0;
 275
 276         jcactsel = JCACTSELtbl[offset][idx];
 277         if (is_slave) {
 278                 out_be32((void __iomem *)sdmact_port, JCHDCTxtbl[offset][idx]);
 279                 out_be32((void __iomem *)scrcst_port, JCSTWTxtbl[offset][idx]);
 280                 jcactsel = jcactsel << 2;
 281                 out_be32((void __iomem *)tdvhsel_port, (in_be32((void __iomem *)tdvhsel_port) & ~TDVHSEL_SLAVE) | jcactsel);
 282         } else {
 283                 out_be32((void __iomem *)mdmact_port, JCHDCTxtbl[offset][idx]);
 284                 out_be32((void __iomem *)mcrcst_port, JCSTWTxtbl[offset][idx]);
 285                 out_be32((void __iomem *)tdvhsel_port, (in_be32((void __iomem *)tdvhsel_port) & ~TDVHSEL_MASTER) | jcactsel);
 286         }
 287         reg = JCTSStbl[offset][idx] << 16 | JCENVTtbl[offset][idx];
 288         out_be32((void __iomem *)udenvt_port, reg);
 289 }
 290
 291 static void scc_dma_host_set(ide_drive_t *drive, int on)
 292 {
 293         ide_hwif_t *hwif = drive->hwif;
 294         u8 unit = drive->dn & 1;
 295         u8 dma_stat = scc_dma_sff_read_status(hwif);
 296
 297         if (on)
 298                 dma_stat |= (1 << (5 + unit));
 299         else
 300                 dma_stat &= ~(1 << (5 + unit));
 301
 302         scc_ide_outb(dma_stat, hwif->dma_base + 4);
 303 }
 304
 305 /**
 306  *      scc_dma_setup   -       begin a DMA phase
 307  *      @drive: target device
 308  *      @cmd: command
 309  *
 310  *      Build an IDE DMA PRD (IDE speak for scatter gather table)
 311  *      and then set up the DMA transfer registers.
 312  *
 313  *      Returns 0 on success. If a PIO fallback is required then 1
 314  *      is returned.
 315  */
 316
 317 static int scc_dma_setup(ide_drive_t *drive, struct ide_cmd *cmd)
 318 {
 319         ide_hwif_t *hwif = drive->hwif;
 320         u32 rw = (cmd->tf_flags & IDE_TFLAG_WRITE) ? 0 : ATA_DMA_WR;
 321         u8 dma_stat;
 322
 323         /* fall back to pio! */
 324         if (ide_build_dmatable(drive, cmd) == 0)
 325                 return 1;
 326
 327         /* PRD table */
 328         out_be32((void __iomem *)(hwif->dma_base + 8), hwif->dmatable_dma);
 329
 330         /* specify r/w */
 331         out_be32((void __iomem *)hwif->dma_base, rw);
 332
 333         /* read DMA status for INTR & ERROR flags */
 334         dma_stat = scc_dma_sff_read_status(hwif);
 335
 336         /* clear INTR & ERROR flags */
 337         out_be32((void __iomem *)(hwif->dma_base + 4), dma_stat | 6);
 338
 339         return 0;
 340 }
 341
 342 static void scc_dma_start(ide_drive_t *drive)
 343 {
 344         ide_hwif_t *hwif = drive->hwif;
 345         u8 dma_cmd = scc_ide_inb(hwif->dma_base);
 346
 347         /* start DMA */
 348         scc_ide_outb(dma_cmd | 1, hwif->dma_base);
 349         wmb();
 350 }
 351
 352 static int __scc_dma_end(ide_drive_t *drive)
 353 {
 354         ide_hwif_t *hwif = drive->hwif;
 355         u8 dma_stat, dma_cmd;
 356
 357         /* get DMA command mode */
 358         dma_cmd = scc_ide_inb(hwif->dma_base);
 359         /* stop DMA */
 360         scc_ide_outb(dma_cmd & ~1, hwif->dma_base);
 361         /* get DMA status */
 362         dma_stat = scc_dma_sff_read_status(hwif);
 363         /* clear the INTR & ERROR bits */
 364         scc_ide_outb(dma_stat | 6, hwif->dma_base + 4);
 365         /* verify good DMA status */
 366         wmb();
 367         return (dma_stat & 7) != 4 ? (0x10 | dma_stat) : 0;
 368 }
 369
 370 /**
 371  *      scc_dma_end     -       Stop DMA
 372  *      @drive: IDE drive
 373  *
 374  *      Check and clear INT Status register.
 375  *      Then call __scc_dma_end().
 376  */
 377
 378 static int scc_dma_end(ide_drive_t *drive)
 379 {
 380         ide_hwif_t *hwif = drive->hwif;
 381         void __iomem *dma_base = (void __iomem *)hwif->dma_base;
 382         unsigned long intsts_port = hwif->dma_base + 0x014;
 383         u32 reg;
 384         int dma_stat, data_loss = 0;
 385         static int retry = 0;
 386
 387         /* errata A308 workaround: Step5 (check data loss) */
 388         /* We don't check non ide_disk because it is limited to UDMA4 */
 389         if (!(in_be32((void __iomem *)hwif->io_ports.ctl_addr)
 390               & ATA_ERR) &&
 391             drive->media == ide_disk && drive->current_speed > XFER_UDMA_4) {
 392                 reg = in_be32((void __iomem *)intsts_port);
 393                 if (!(reg & INTSTS_ACTEINT)) {
 394                         printk(KERN_WARNING "%s: operation failed (transfer data loss)\n",
 395                                drive->name);
 396                         data_loss = 1;
 397                         if (retry++) {
 398                                 struct request *rq = hwif->rq;
 399                                 ide_drive_t *drive;
 400                                 int i;
 401
 402                                 /* ERROR_RESET and drive->crc_count are needed
 403                                  * to reduce DMA transfer mode in retry process.
 404                                  */
 405                                 if (rq)
 406                                         rq->errors |= ERROR_RESET;
 407
 408                                 ide_port_for_each_dev(i, drive, hwif)
 409                                         drive->crc_count++;
 410                         }
 411                 }
 412         }
 413
 414         while (1) {
 415                 reg = in_be32((void __iomem *)intsts_port);
 416
 417                 if (reg & INTSTS_SERROR) {
 418                         printk(KERN_WARNING "%s: SERROR\n", SCC_PATA_NAME);
 419                         out_be32((void __iomem *)intsts_port, INTSTS_SERROR|INTSTS_BMSINT);
 420
 421                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 422                         continue;
 423                 }
 424
 425                 if (reg & INTSTS_PRERR) {
 426                         u32 maea0, maec0;
 427                         unsigned long ctl_base = hwif->config_data;
 428
 429                         maea0 = in_be32((void __iomem *)(ctl_base + 0xF50));
 430                         maec0 = in_be32((void __iomem *)(ctl_base + 0xF54));
 431
 432                         printk(KERN_WARNING "%s: PRERR [addr:%x cmd:%x]\n", SCC_PATA_NAME, maea0, maec0);
 433
 434                         out_be32((void __iomem *)intsts_port, INTSTS_PRERR|INTSTS_BMSINT);
 435
 436                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 437                         continue;
 438                 }
 439
 440                 if (reg & INTSTS_RERR) {
 441                         printk(KERN_WARNING "%s: Response Error\n", SCC_PATA_NAME);
 442                         out_be32((void __iomem *)intsts_port, INTSTS_RERR|INTSTS_BMSINT);
 443
 444                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 445                         continue;
 446                 }
 447
 448                 if (reg & INTSTS_ICERR) {
 449                         out_be32(dma_base, in_be32(dma_base) & ~QCHCD_IOS_SS);
 450
 451                         printk(KERN_WARNING "%s: Illegal Configuration\n", SCC_PATA_NAME);
 452                         out_be32((void __iomem *)intsts_port, INTSTS_ICERR|INTSTS_BMSINT);
 453                         continue;
 454                 }
 455
 456                 if (reg & INTSTS_BMSINT) {
 457                         printk(KERN_WARNING "%s: Internal Bus Error\n", SCC_PATA_NAME);
 458                         out_be32((void __iomem *)intsts_port, INTSTS_BMSINT);
 459
 460                         ide_do_reset(drive);
 461                         continue;
 462                 }
 463
 464                 if (reg & INTSTS_BMHE) {
 465                         out_be32((void __iomem *)intsts_port, INTSTS_BMHE);
 466                         continue;
 467                 }
 468
 469                 if (reg & INTSTS_ACTEINT) {
 470                         out_be32((void __iomem *)intsts_port, INTSTS_ACTEINT);
 471                         continue;
 472                 }
 473
 474                 if (reg & INTSTS_IOIRQS) {
 475                         out_be32((void __iomem *)intsts_port, INTSTS_IOIRQS);
 476                         continue;
 477                 }
 478                 break;
 479         }
 480
 481         dma_stat = __scc_dma_end(drive);
 482         if (data_loss)
 483                 dma_stat |= 2; /* emulate DMA error (to retry command) */
 484         return dma_stat;
 485 }
 486
 487 /* returns 1 if dma irq issued, 0 otherwise */
 488 static int scc_dma_test_irq(ide_drive_t *drive)
 489 {
 490         ide_hwif_t *hwif = drive->hwif;
 491         u32 int_stat = in_be32((void __iomem *)hwif->dma_base + 0x014);
 492
 493         /* SCC errata A252,A308 workaround: Step4 */
 494         if ((in_be32((void __iomem *)hwif->io_ports.ctl_addr)
 495              & ATA_ERR) &&
 496             (int_stat & INTSTS_INTRQ))
 497                 return 1;
 498
 499         /* SCC errata A308 workaround: Step5 (polling IOIRQS) */
 500         if (int_stat & INTSTS_IOIRQS)
 501                 return 1;
 502
 503         return 0;
 504 }
 505
 506 static u8 scc_udma_filter(ide_drive_t *drive)
 507 {
 508         ide_hwif_t *hwif = drive->hwif;
 509         u8 mask = hwif->ultra_mask;
 510
 511         /* errata A308 workaround: limit non ide_disk drive to UDMA4 */
 512         if ((drive->media != ide_disk) && (mask & 0xE0)) {
 513                 printk(KERN_INFO "%s: limit %s to UDMA4\n",
 514                        SCC_PATA_NAME, drive->name);
 515                 mask = ATA_UDMA4;
 516         }
 517
 518         return mask;
 519 }
 520
 521 /**
 522  *      setup_mmio_scc  -       map CTRL/BMID region
 523  *      @dev: PCI device we are configuring
 524  *      @name: device name
 525  *
 526  */
 527
 528 static int setup_mmio_scc (struct pci_dev *dev, const char *name)
 529 {
 530         void __iomem *ctl_addr;
 531         void __iomem *dma_addr;
 532         int i, ret;
 533
 534         for (i = 0; i < MAX_HWIFS; i++) {
 535                 if (scc_ports[i].ctl == 0)
 536                         break;
 537         }
 538         if (i >= MAX_HWIFS)
 539                 return -ENOMEM;
 540
 541         ret = pci_request_selected_regions(dev, (1 << 2) - 1, name);
 542         if (ret < 0) {
 543                 printk(KERN_ERR "%s: can't reserve resources\n", name);
 544                 return ret;
 545         }
 546
 547         ctl_addr = pci_ioremap_bar(dev, 0);
 548         if (!ctl_addr)
 549                 goto fail_0;
 550
 551         dma_addr = pci_ioremap_bar(dev, 1);
 552         if (!dma_addr)
 553                 goto fail_1;
 554
 555         pci_set_master(dev);
 556         scc_ports[i].ctl = (unsigned long)ctl_addr;
 557         scc_ports[i].dma = (unsigned long)dma_addr;
 558         pci_set_drvdata(dev, (void *) &scc_ports[i]);
 559
 560         return 1;
 561
 562  fail_1:
 563         iounmap(ctl_addr);
 564  fail_0:
 565         return -ENOMEM;
 566 }
 567
 568 static int scc_ide_setup_pci_device(struct pci_dev *dev,
 569                                     const struct ide_port_info *d)
 570 {
 571         struct scc_ports *ports = pci_get_drvdata(dev);
 572         struct ide_host *host;
 573         hw_regs_t hw, *hws[] = { &hw, NULL, NULL, NULL };
 574         int i, rc;
 575
 576         memset(&hw, 0, sizeof(hw));
 577         for (i = 0; i <= 8; i++)
 578                 hw.io_ports_array[i] = ports->dma + 0x20 + i * 4;
 579         hw.irq = dev->irq;
 580         hw.dev = &dev->dev;
 581         hw.chipset = ide_pci;
 582
 583         rc = ide_host_add(d, hws, &host);
 584         if (rc)
 585                 return rc;
 586
 587         ports->host = host;
 588
 589         return 0;
 590 }
 591
 592 /**
 593  *      init_setup_scc  -       set up an SCC PATA Controller
 594  *      @dev: PCI device
 595  *      @d: IDE port info
 596  *
 597  *      Perform the initial set up for this device.
 598  */
 599
 600 static int __devinit init_setup_scc(struct pci_dev *dev,
 601                                     const struct ide_port_info *d)
 602 {
 603         unsigned long ctl_base;
 604         unsigned long dma_base;
 605         unsigned long cckctrl_port;
 606         unsigned long intmask_port;
 607         unsigned long mode_port;
 608         unsigned long ecmode_port;
 609         u32 reg = 0;
 610         struct scc_ports *ports;
 611         int rc;
 612
 613         rc = pci_enable_device(dev);
 614         if (rc)
 615                 goto end;
 616
 617         rc = setup_mmio_scc(dev, d->name);
 618         if (rc < 0)
 619                 goto end;
 620
 621         ports = pci_get_drvdata(dev);
 622         ctl_base = ports->ctl;
 623         dma_base = ports->dma;
 624         cckctrl_port = ctl_base + 0xff0;
 625         intmask_port = dma_base + 0x010;
 626         mode_port = ctl_base + 0x024;
 627         ecmode_port = ctl_base + 0xf00;
 628
 629         /* controller initialization */
 630         reg = 0;
 631         out_be32((void*)cckctrl_port, reg);
 632         reg |= CCKCTRL_ATACLKOEN;
 633         out_be32((void*)cckctrl_port, reg);
 634         reg |= CCKCTRL_LCLKEN | CCKCTRL_OCLKEN;
 635         out_be32((void*)cckctrl_port, reg);
 636         reg |= CCKCTRL_CRST;
 637         out_be32((void*)cckctrl_port, reg);
 638
 639         for (;;) {
 640                 reg = in_be32((void*)cckctrl_port);
 641                 if (reg & CCKCTRL_CRST)
 642                         break;
 643                 udelay(5000);
 644         }
 645
 646         reg |= CCKCTRL_ATARESET;
 647         out_be32((void*)cckctrl_port, reg);
 648
 649         out_be32((void*)ecmode_port, ECMODE_VALUE);
 650         out_be32((void*)mode_port, MODE_JCUSFEN);
 651         out_be32((void*)intmask_port, INTMASK_MSK);
 652
 653         rc = scc_ide_setup_pci_device(dev, d);
 654
 655  end:
 656         return rc;
 657 }
 658
 659 static void scc_tf_load(ide_drive_t *drive, struct ide_cmd *cmd)
 660 {
 661         struct ide_io_ports *io_ports = &drive->hwif->io_ports;
 662         struct ide_taskfile *tf = &cmd->tf;
 663         u8 HIHI = (cmd->tf_flags & IDE_TFLAG_LBA48) ? 0xE0 : 0xEF;
 664
 665         if (cmd->ftf_flags & IDE_FTFLAG_FLAGGED)
 666                 HIHI = 0xFF;
 667
 668         if (cmd->ftf_flags & IDE_FTFLAG_OUT_DATA)
 669                 out_be32((void *)io_ports->data_addr,
 670                          (tf->hob_data << 8) | tf->data);
 671
 672         if (cmd->tf_flags & IDE_TFLAG_OUT_HOB_FEATURE)
 673                 scc_ide_outb(tf->hob_feature, io_ports->feature_addr);
 674         if (cmd->tf_flags & IDE_TFLAG_OUT_HOB_NSECT)
 675                 scc_ide_outb(tf->hob_nsect, io_ports->nsect_addr);
 676         if (cmd->tf_flags & IDE_TFLAG_OUT_HOB_LBAL)
 677                 scc_ide_outb(tf->hob_lbal, io_ports->lbal_addr);
 678         if (cmd->tf_flags & IDE_TFLAG_OUT_HOB_LBAM)
 679                 scc_ide_outb(tf->hob_lbam, io_ports->lbam_addr);
 680         if (cmd->tf_flags & IDE_TFLAG_OUT_HOB_LBAH)
 681                 scc_ide_outb(tf->hob_lbah, io_ports->lbah_addr);
 682
 683         if (cmd->tf_flags & IDE_TFLAG_OUT_FEATURE)
 684                 scc_ide_outb(tf->feature, io_ports->feature_addr);
 685         if (cmd->tf_flags & IDE_TFLAG_OUT_NSECT)
 686                 scc_ide_outb(tf->nsect, io_ports->nsect_addr);
 687         if (cmd->tf_flags & IDE_TFLAG_OUT_LBAL)
 688                 scc_ide_outb(tf->lbal, io_ports->lbal_addr);
 689         if (cmd->tf_flags & IDE_TFLAG_OUT_LBAM)
 690                 scc_ide_outb(tf->lbam, io_ports->lbam_addr);
 691         if (cmd->tf_flags & IDE_TFLAG_OUT_LBAH)
 692                 scc_ide_outb(tf->lbah, io_ports->lbah_addr);
 693
 694         if (cmd->tf_flags & IDE_TFLAG_OUT_DEVICE)
 695                 scc_ide_outb((tf->device & HIHI) | drive->select,
 696                              io_ports->device_addr);
 697 }
 698
 699 static void scc_tf_read(ide_drive_t *drive, struct ide_cmd *cmd)
 700 {
 701         struct ide_io_ports *io_ports = &drive->hwif->io_ports;
 702         struct ide_taskfile *tf = &cmd->tf;
 703
 704         if (cmd->ftf_flags & IDE_FTFLAG_IN_DATA) {
 705                 u16 data = (u16)in_be32((void *)io_ports->data_addr);
 706
 707                 tf->data = data & 0xff;
 708                 tf->hob_data = (data >> 8) & 0xff;
 709         }
 710
 711         /* be sure we're looking at the low order bits */
 712         scc_ide_outb(ATA_DEVCTL_OBS, io_ports->ctl_addr);
 713
 714         if (cmd->tf_flags & IDE_TFLAG_IN_FEATURE)
 715                 tf->feature = scc_ide_inb(io_ports->feature_addr);
 716         if (cmd->tf_flags & IDE_TFLAG_IN_NSECT)
 717                 tf->nsect  = scc_ide_inb(io_ports->nsect_addr);
 718         if (cmd->tf_flags & IDE_TFLAG_IN_LBAL)
 719                 tf->lbal   = scc_ide_inb(io_ports->lbal_addr);
 720         if (cmd->tf_flags & IDE_TFLAG_IN_LBAM)
 721                 tf->lbam   = scc_ide_inb(io_ports->lbam_addr);
 722         if (cmd->tf_flags & IDE_TFLAG_IN_LBAH)
 723                 tf->lbah   = scc_ide_inb(io_ports->lbah_addr);
 724         if (cmd->tf_flags & IDE_TFLAG_IN_DEVICE)
 725                 tf->device = scc_ide_inb(io_ports->device_addr);
 726
 727         if (cmd->tf_flags & IDE_TFLAG_LBA48) {
 728                 scc_ide_outb(ATA_HOB | ATA_DEVCTL_OBS, io_ports->ctl_addr);
 729
 730                 if (cmd->tf_flags & IDE_TFLAG_IN_HOB_FEATURE)
 731                         tf->hob_feature = scc_ide_inb(io_ports->feature_addr);
 732                 if (cmd->tf_flags & IDE_TFLAG_IN_HOB_NSECT)
 733                         tf->hob_nsect   = scc_ide_inb(io_ports->nsect_addr);
 734                 if (cmd->tf_flags & IDE_TFLAG_IN_HOB_LBAL)
 735                         tf->hob_lbal    = scc_ide_inb(io_ports->lbal_addr);
 736                 if (cmd->tf_flags & IDE_TFLAG_IN_HOB_LBAM)
 737                         tf->hob_lbam    = scc_ide_inb(io_ports->lbam_addr);
 738                 if (cmd->tf_flags & IDE_TFLAG_IN_HOB_LBAH)
 739                         tf->hob_lbah    = scc_ide_inb(io_ports->lbah_addr);
 740         }
 741 }
 742
 743 static void scc_input_data(ide_drive_t *drive, struct ide_cmd *cmd,
 744                            void *buf, unsigned int len)
 745 {
 746         unsigned long data_addr = drive->hwif->io_ports.data_addr;
 747
 748         len++;
 749
 750         if (drive->io_32bit) {
 751                 scc_ide_insl(data_addr, buf, len / 4);
 752
 753                 if ((len & 3) >= 2)
 754                         scc_ide_insw(data_addr, (u8 *)buf + (len & ~3), 1);
 755         } else
 756                 scc_ide_insw(data_addr, buf, len / 2);
 757 }
 758
 759 static void scc_output_data(ide_drive_t *drive,  struct ide_cmd *cmd,
 760                             void *buf, unsigned int len)
 761 {
 762         unsigned long data_addr = drive->hwif->io_ports.data_addr;
 763
 764         len++;
 765
 766         if (drive->io_32bit) {
 767                 scc_ide_outsl(data_addr, buf, len / 4);
 768
 769                 if ((len & 3) >= 2)
 770                         scc_ide_outsw(data_addr, (u8 *)buf + (len & ~3), 1);
 771         } else
 772                 scc_ide_outsw(data_addr, buf, len / 2);
 773 }
 774
 775 /**
 776  *      init_mmio_iops_scc      -       set up the iops for MMIO
 777  *      @hwif: interface to set up
 778  *
 779  */
 780
 781 static void __devinit init_mmio_iops_scc(ide_hwif_t *hwif)
 782 {
 783         struct pci_dev *dev = to_pci_dev(hwif->dev);
 784         struct scc_ports *ports = pci_get_drvdata(dev);
 785         unsigned long dma_base = ports->dma;
 786
 787         ide_set_hwifdata(hwif, ports);
 788
 789         hwif->dma_base = dma_base;
 790         hwif->config_data = ports->ctl;
 791 }
 792
 793 /**
 794  *      init_iops_scc   -       set up iops
 795  *      @hwif: interface to set up
 796  *
 797  *      Do the basic setup for the SCC hardware interface
 798  *      and then do the MMIO setup.
 799  */
 800
 801 static void __devinit init_iops_scc(ide_hwif_t *hwif)
 802 {
 803         struct pci_dev *dev = to_pci_dev(hwif->dev);
 804
 805         hwif->hwif_data = NULL;
 806         if (pci_get_drvdata(dev) == NULL)
 807                 return;
 808         init_mmio_iops_scc(hwif);
 809 }
 810
 811 static int __devinit scc_init_dma(ide_hwif_t *hwif,
 812                                   const struct ide_port_info *d)
 813 {
 814         return ide_allocate_dma_engine(hwif);
 815 }
 816
 817 static u8 scc_cable_detect(ide_hwif_t *hwif)
 818 {
 819         return ATA_CBL_PATA80;
 820 }
 821
 822 /**
 823  *      init_hwif_scc   -       set up hwif
 824  *      @hwif: interface to set up
 825  *
 826  *      We do the basic set up of the interface structure. The SCC
 827  *      requires several custom handlers so we override the default
 828  *      ide DMA handlers appropriately.
 829  */
 830
 831 static void __devinit init_hwif_scc(ide_hwif_t *hwif)
 832 {
 833         /* PTERADD */
 834         out_be32((void __iomem *)(hwif->dma_base + 0x018), hwif->dmatable_dma);
 835
 836         if (in_be32((void __iomem *)(hwif->config_data + 0xff0)) & CCKCTRL_ATACLKOEN)
 837                 hwif->ultra_mask = ATA_UDMA6; /* 133MHz */
 838         else
 839                 hwif->ultra_mask = ATA_UDMA5; /* 100MHz */
 840 }
 841
 842 static const struct ide_tp_ops scc_tp_ops = {
 843         .exec_command           = scc_exec_command,
 844         .read_status            = scc_read_status,
 845         .read_altstatus         = scc_read_altstatus,
 846
 847         .set_irq                = scc_set_irq,
 848
 849         .tf_load                = scc_tf_load,
 850         .tf_read                = scc_tf_read,
 851
 852         .input_data             = scc_input_data,
 853         .output_data            = scc_output_data,
 854 };
 855
 856 static const struct ide_port_ops scc_port_ops = {
 857         .set_pio_mode           = scc_set_pio_mode,
 858         .set_dma_mode           = scc_set_dma_mode,
 859         .udma_filter            = scc_udma_filter,
 860         .cable_detect           = scc_cable_detect,
 861 };
 862
 863 static const struct ide_dma_ops scc_dma_ops = {
 864         .dma_host_set           = scc_dma_host_set,
 865         .dma_setup              = scc_dma_setup,
 866         .dma_start              = scc_dma_start,
 867         .dma_end                = scc_dma_end,
 868         .dma_test_irq           = scc_dma_test_irq,
 869         .dma_lost_irq           = ide_dma_lost_irq,
 870         .dma_timer_expiry       = ide_dma_sff_timer_expiry,
 871         .dma_sff_read_status    = scc_dma_sff_read_status,
 872 };
 873
 874 static const struct ide_port_info scc_chipset __devinitdata = {
 875         .name           = "sccIDE",
 876         .init_iops      = init_iops_scc,
 877         .init_dma       = scc_init_dma,
 878         .init_hwif      = init_hwif_scc,
 879         .tp_ops         = &scc_tp_ops,
 880         .port_ops       = &scc_port_ops,
 881         .dma_ops        = &scc_dma_ops,
 882         .host_flags     = IDE_HFLAG_SINGLE,
 883         .irq_flags      = IRQF_SHARED,
 884         .pio_mask       = ATA_PIO4,
 885 };
 886
 887 /**
 888  *      scc_init_one    -       pci layer discovery entry
 889  *      @dev: PCI device
 890  *      @id: ident table entry
 891  *
 892  *      Called by the PCI code when it finds an SCC PATA controller.
 893  *      We then use the IDE PCI generic helper to do most of the work.
 894  */
 895
 896 static int __devinit scc_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 897 {
 898         return init_setup_scc(dev, &scc_chipset);
 899 }
 900
 901 /**
 902  *      scc_remove      -       pci layer remove entry
 903  *      @dev: PCI device
 904  *
 905  *      Called by the PCI code when it removes an SCC PATA controller.
 906  */
 907
 908 static void __devexit scc_remove(struct pci_dev *dev)
 909 {
 910         struct scc_ports *ports = pci_get_drvdata(dev);
 911         struct ide_host *host = ports->host;
 912
 913         ide_host_remove(host);
 914
 915         iounmap((void*)ports->dma);
 916         iounmap((void*)ports->ctl);
 917         pci_release_selected_regions(dev, (1 << 2) - 1);
 918         memset(ports, 0, sizeof(*ports));
 919 }
 920
 921 static const struct pci_device_id scc_pci_tbl[] = {
 922         { PCI_VDEVICE(TOSHIBA_2, PCI_DEVICE_ID_TOSHIBA_SCC_ATA), 0 },
 923         { 0, },
 924 };
 925 MODULE_DEVICE_TABLE(pci, scc_pci_tbl);
 926
 927 static struct pci_driver scc_pci_driver = {
 928         .name = "SCC IDE",
 929         .id_table = scc_pci_tbl,
 930         .probe = scc_init_one,
 931         .remove = __devexit_p(scc_remove),
 932 };
 933
 934 static int scc_ide_init(void)
 935 {
 936         return ide_pci_register_driver(&scc_pci_driver);
 937 }
 938
 939 module_init(scc_ide_init);
 940 /* -- No exit code?
 941 static void scc_ide_exit(void)
 942 {
 943         ide_pci_unregister_driver(&scc_pci_driver);
 944 }
 945 module_exit(scc_ide_exit);
 946  */
 947
 948
 949 MODULE_DESCRIPTION("PCI driver module for Toshiba SCC IDE");
 950 MODULE_LICENSE("GPL");