SAFE public projects git trees. - safe/jmp/linux-2.6/blob - drivers/ata/pata_hpt3x2n.c

   1 /*
   2  * Libata driver for the highpoint 372N and 302N UDMA66 ATA controllers.
   3  *
   4  * This driver is heavily based upon:
   5  *
   6  * linux/drivers/ide/pci/hpt366.c               Version 0.36    April 25, 2003
   7  *
   8  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   9  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
  10  * Portions Copyright (C) 2003          Red Hat Inc
  11  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
  12  *
  13  *
  14  * TODO
  15  *      Work out best PLL policy
  16  */
  17
  18 #include <linux/kernel.h>
  19 #include <linux/module.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/blkdev.h>
  23 #include <linux/delay.h>
  24 #include <scsi/scsi_host.h>
  25 #include <linux/libata.h>
  26
  27 #define DRV_NAME        "pata_hpt3x2n"
  28 #define DRV_VERSION     "0.3.7"
  29
  30 enum {
  31         HPT_PCI_FAST    =       (1 << 31),
  32         PCI66           =       (1 << 1),
  33         USE_DPLL        =       (1 << 0)
  34 };
  35
  36 struct hpt_clock {
  37         u8      xfer_speed;
  38         u32     timing;
  39 };
  40
  41 struct hpt_chip {
  42         const char *name;
  43         struct hpt_clock *clocks[3];
  44 };
  45
  46 /* key for bus clock timings
  47  * bit
  48  * 0:3    data_high_time. inactive time of DIOW_/DIOR_ for PIO and MW
  49  *        DMA. cycles = value + 1
  50  * 4:8    data_low_time. active time of DIOW_/DIOR_ for PIO and MW
  51  *        DMA. cycles = value + 1
  52  * 9:12   cmd_high_time. inactive time of DIOW_/DIOR_ during task file
  53  *        register access.
  54  * 13:17  cmd_low_time. active time of DIOW_/DIOR_ during task file
  55  *        register access.
  56  * 18:21  udma_cycle_time. clock freq and clock cycles for UDMA xfer.
  57  *        during task file register access.
  58  * 22:24  pre_high_time. time to initialize 1st cycle for PIO and MW DMA
  59  *        xfer.
  60  * 25:27  cmd_pre_high_time. time to initialize 1st PIO cycle for task
  61  *        register access.
  62  * 28     UDMA enable
  63  * 29     DMA enable
  64  * 30     PIO_MST enable. if set, the chip is in bus master mode during
  65  *        PIO.
  66  * 31     FIFO enable.
  67  */
  68
  69 /* 66MHz DPLL clocks */
  70
  71 static struct hpt_clock hpt3x2n_clocks[] = {
  72         {       XFER_UDMA_7,    0x1c869c62      },
  73         {       XFER_UDMA_6,    0x1c869c62      },
  74         {       XFER_UDMA_5,    0x1c8a9c62      },
  75         {       XFER_UDMA_4,    0x1c8a9c62      },
  76         {       XFER_UDMA_3,    0x1c8e9c62      },
  77         {       XFER_UDMA_2,    0x1c929c62      },
  78         {       XFER_UDMA_1,    0x1c9a9c62      },
  79         {       XFER_UDMA_0,    0x1c829c62      },
  80
  81         {       XFER_MW_DMA_2,  0x2c829c62      },
  82         {       XFER_MW_DMA_1,  0x2c829c66      },
  83         {       XFER_MW_DMA_0,  0x2c829d2c      },
  84
  85         {       XFER_PIO_4,     0x0c829c62      },
  86         {       XFER_PIO_3,     0x0c829c84      },
  87         {       XFER_PIO_2,     0x0c829ca6      },
  88         {       XFER_PIO_1,     0x0d029d26      },
  89         {       XFER_PIO_0,     0x0d029d5e      },
  90         {       0,              0x0d029d5e      }
  91 };
  92
  93 /**
  94  *      hpt3x2n_find_mode       -       reset the hpt3x2n bus
  95  *      @ap: ATA port
  96  *      @speed: transfer mode
  97  *
  98  *      Return the 32bit register programming information for this channel
  99  *      that matches the speed provided. For the moment the clocks table
 100  *      is hard coded but easy to change. This will be needed if we use
 101  *      different DPLLs
 102  */
 103
 104 static u32 hpt3x2n_find_mode(struct ata_port *ap, int speed)
 105 {
 106         struct hpt_clock *clocks = hpt3x2n_clocks;
 107
 108         while(clocks->xfer_speed) {
 109                 if (clocks->xfer_speed == speed)
 110                         return clocks->timing;
 111                 clocks++;
 112         }
 113         BUG();
 114         return 0xffffffffU;     /* silence compiler warning */
 115 }
 116
 117 /**
 118  *      hpt3x2n_cable_detect    -       Detect the cable type
 119  *      @ap: ATA port to detect on
 120  *
 121  *      Return the cable type attached to this port
 122  */
 123
 124 static int hpt3x2n_cable_detect(struct ata_port *ap)
 125 {
 126         u8 scr2, ata66;
 127         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 128
 129         pci_read_config_byte(pdev, 0x5B, &scr2);
 130         pci_write_config_byte(pdev, 0x5B, scr2 & ~0x01);
 131
 132         udelay(10); /* debounce */
 133
 134         /* Cable register now active */
 135         pci_read_config_byte(pdev, 0x5A, &ata66);
 136         /* Restore state */
 137         pci_write_config_byte(pdev, 0x5B, scr2);
 138
 139         if (ata66 & (2 >> ap->port_no))
 140                 return ATA_CBL_PATA40;
 141         else
 142                 return ATA_CBL_PATA80;
 143 }
 144
 145 /**
 146  *      hpt3x2n_pre_reset       -       reset the hpt3x2n bus
 147  *      @link: ATA link to reset
 148  *      @deadline: deadline jiffies for the operation
 149  *
 150  *      Perform the initial reset handling for the 3x2n series controllers.
 151  *      Reset the hardware and state machine,
 152  */
 153
 154 static int hpt3x2n_pre_reset(struct ata_link *link, unsigned long deadline)
 155 {
 156         struct ata_port *ap = link->ap;
 157         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 158         /* Reset the state machine */
 159         pci_write_config_byte(pdev, 0x50 + 4 * ap->port_no, 0x37);
 160         udelay(100);
 161
 162         return ata_sff_prereset(link, deadline);
 163 }
 164
 165 /**
 166  *      hpt3x2n_set_piomode             -       PIO setup
 167  *      @ap: ATA interface
 168  *      @adev: device on the interface
 169  *
 170  *      Perform PIO mode setup.
 171  */
 172
 173 static void hpt3x2n_set_piomode(struct ata_port *ap, struct ata_device *adev)
 174 {
 175         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 176         u32 addr1, addr2;
 177         u32 reg;
 178         u32 mode;
 179         u8 fast;
 180
 181         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 182         addr2 = 0x51 + 4 * ap->port_no;
 183
 184         /* Fast interrupt prediction disable, hold off interrupt disable */
 185         pci_read_config_byte(pdev, addr2, &fast);
 186         fast &= ~0x07;
 187         pci_write_config_byte(pdev, addr2, fast);
 188
 189         pci_read_config_dword(pdev, addr1, &reg);
 190         mode = hpt3x2n_find_mode(ap, adev->pio_mode);
 191         mode &= 0xCFC3FFFF;     /* Leave DMA bits alone */
 192         reg &= ~0xCFC3FFFF;     /* Strip timing bits */
 193         pci_write_config_dword(pdev, addr1, reg | mode);
 194 }
 195
 196 /**
 197  *      hpt3x2n_set_dmamode             -       DMA timing setup
 198  *      @ap: ATA interface
 199  *      @adev: Device being configured
 200  *
 201  *      Set up the channel for MWDMA or UDMA modes. Much the same as with
 202  *      PIO, load the mode number and then set MWDMA or UDMA flag.
 203  */
 204
 205 static void hpt3x2n_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 206 {
 207         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 208         u32 addr1, addr2;
 209         u32 reg, mode, mask;
 210         u8 fast;
 211
 212         addr1 = 0x40 + 4 * (adev->devno + 2 * ap->port_no);
 213         addr2 = 0x51 + 4 * ap->port_no;
 214
 215         /* Fast interrupt prediction disable, hold off interrupt disable */
 216         pci_read_config_byte(pdev, addr2, &fast);
 217         fast &= ~0x07;
 218         pci_write_config_byte(pdev, addr2, fast);
 219
 220         mask = adev->dma_mode < XFER_UDMA_0 ? 0x31C001FF : 0x303C0000;
 221
 222         pci_read_config_dword(pdev, addr1, &reg);
 223         mode = hpt3x2n_find_mode(ap, adev->dma_mode);
 224         mode &= mask;
 225         reg &= ~mask;
 226         pci_write_config_dword(pdev, addr1, reg | mode);
 227 }
 228
 229 /**
 230  *      hpt3x2n_bmdma_end               -       DMA engine stop
 231  *      @qc: ATA command
 232  *
 233  *      Clean up after the HPT3x2n and later DMA engine
 234  */
 235
 236 static void hpt3x2n_bmdma_stop(struct ata_queued_cmd *qc)
 237 {
 238         struct ata_port *ap = qc->ap;
 239         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 240         int mscreg = 0x50 + 2 * ap->port_no;
 241         u8 bwsr_stat, msc_stat;
 242
 243         pci_read_config_byte(pdev, 0x6A, &bwsr_stat);
 244         pci_read_config_byte(pdev, mscreg, &msc_stat);
 245         if (bwsr_stat & (1 << ap->port_no))
 246                 pci_write_config_byte(pdev, mscreg, msc_stat | 0x30);
 247         ata_bmdma_stop(qc);
 248 }
 249
 250 /**
 251  *      hpt3x2n_set_clock       -       clock control
 252  *      @ap: ATA port
 253  *      @source: 0x21 or 0x23 for PLL or PCI sourced clock
 254  *
 255  *      Switch the ATA bus clock between the PLL and PCI clock sources
 256  *      while correctly isolating the bus and resetting internal logic
 257  *
 258  *      We must use the DPLL for
 259  *      -       writing
 260  *      -       second channel UDMA7 (SATA ports) or higher
 261  *      -       66MHz PCI
 262  *
 263  *      or we will underclock the device and get reduced performance.
 264  */
 265
 266 static void hpt3x2n_set_clock(struct ata_port *ap, int source)
 267 {
 268         void __iomem *bmdma = ap->ioaddr.bmdma_addr;
 269
 270         /* Tristate the bus */
 271         iowrite8(0x80, bmdma+0x73);
 272         iowrite8(0x80, bmdma+0x77);
 273
 274         /* Switch clock and reset channels */
 275         iowrite8(source, bmdma+0x7B);
 276         iowrite8(0xC0, bmdma+0x79);
 277
 278         /* Reset state machines */
 279         iowrite8(0x37, bmdma+0x70);
 280         iowrite8(0x37, bmdma+0x74);
 281
 282         /* Complete reset */
 283         iowrite8(0x00, bmdma+0x79);
 284
 285         /* Reconnect channels to bus */
 286         iowrite8(0x00, bmdma+0x73);
 287         iowrite8(0x00, bmdma+0x77);
 288 }
 289
 290 /* Check if our partner interface is busy */
 291
 292 static int hpt3x2n_pair_idle(struct ata_port *ap)
 293 {
 294         struct ata_host *host = ap->host;
 295         struct ata_port *pair = host->ports[ap->port_no ^ 1];
 296
 297         if (pair->hsm_task_state == HSM_ST_IDLE)
 298                 return 1;
 299         return 0;
 300 }
 301
 302 static int hpt3x2n_use_dpll(struct ata_port *ap, int writing)
 303 {
 304         long flags = (long)ap->host->private_data;
 305         /* See if we should use the DPLL */
 306         if (writing)
 307                 return USE_DPLL;        /* Needed for write */
 308         if (flags & PCI66)
 309                 return USE_DPLL;        /* Needed at 66Mhz */
 310         return 0;
 311 }
 312
 313 static unsigned int hpt3x2n_qc_issue(struct ata_queued_cmd *qc)
 314 {
 315         struct ata_taskfile *tf = &qc->tf;
 316         struct ata_port *ap = qc->ap;
 317         int flags = (long)ap->host->private_data;
 318
 319         if (hpt3x2n_pair_idle(ap)) {
 320                 int dpll = hpt3x2n_use_dpll(ap, (tf->flags & ATA_TFLAG_WRITE));
 321                 if ((flags & USE_DPLL) != dpll) {
 322                         if (dpll == 1)
 323                                 hpt3x2n_set_clock(ap, 0x21);
 324                         else
 325                                 hpt3x2n_set_clock(ap, 0x23);
 326                 }
 327         }
 328         return ata_sff_qc_issue(qc);
 329 }
 330
 331 static struct scsi_host_template hpt3x2n_sht = {
 332         ATA_BMDMA_SHT(DRV_NAME),
 333 };
 334
 335 /*
 336  *      Configuration for HPT3x2n.
 337  */
 338
 339 static struct ata_port_operations hpt3x2n_port_ops = {
 340         .inherits       = &ata_bmdma_port_ops,
 341
 342         .bmdma_stop     = hpt3x2n_bmdma_stop,
 343         .qc_issue       = hpt3x2n_qc_issue,
 344
 345         .cable_detect   = hpt3x2n_cable_detect,
 346         .set_piomode    = hpt3x2n_set_piomode,
 347         .set_dmamode    = hpt3x2n_set_dmamode,
 348         .prereset       = hpt3x2n_pre_reset,
 349 };
 350
 351 /**
 352  *      hpt3xn_calibrate_dpll           -       Calibrate the DPLL loop
 353  *      @dev: PCI device
 354  *
 355  *      Perform a calibration cycle on the HPT3xN DPLL. Returns 1 if this
 356  *      succeeds
 357  */
 358
 359 static int hpt3xn_calibrate_dpll(struct pci_dev *dev)
 360 {
 361         u8 reg5b;
 362         u32 reg5c;
 363         int tries;
 364
 365         for(tries = 0; tries < 0x5000; tries++) {
 366                 udelay(50);
 367                 pci_read_config_byte(dev, 0x5b, &reg5b);
 368                 if (reg5b & 0x80) {
 369                         /* See if it stays set */
 370                         for(tries = 0; tries < 0x1000; tries ++) {
 371                                 pci_read_config_byte(dev, 0x5b, &reg5b);
 372                                 /* Failed ? */
 373                                 if ((reg5b & 0x80) == 0)
 374                                         return 0;
 375                         }
 376                         /* Turn off tuning, we have the DPLL set */
 377                         pci_read_config_dword(dev, 0x5c, &reg5c);
 378                         pci_write_config_dword(dev, 0x5c, reg5c & ~ 0x100);
 379                         return 1;
 380                 }
 381         }
 382         /* Never went stable */
 383         return 0;
 384 }
 385
 386 static int hpt3x2n_pci_clock(struct pci_dev *pdev)
 387 {
 388         unsigned long freq;
 389         u32 fcnt;
 390         unsigned long iobase = pci_resource_start(pdev, 4);
 391
 392         fcnt = inl(iobase + 0x90);      /* Not PCI readable for some chips */
 393         if ((fcnt >> 12) != 0xABCDE) {
 394                 printk(KERN_WARNING "hpt3xn: BIOS clock data not set.\n");
 395                 return 33;      /* Not BIOS set */
 396         }
 397         fcnt &= 0x1FF;
 398
 399         freq = (fcnt * 77) / 192;
 400
 401         /* Clamp to bands */
 402         if (freq < 40)
 403                 return 33;
 404         if (freq < 45)
 405                 return 40;
 406         if (freq < 55)
 407                 return 50;
 408         return 66;
 409 }
 410
 411 /**
 412  *      hpt3x2n_init_one                -       Initialise an HPT37X/302
 413  *      @dev: PCI device
 414  *      @id: Entry in match table
 415  *
 416  *      Initialise an HPT3x2n device. There are some interesting complications
 417  *      here. Firstly the chip may report 366 and be one of several variants.
 418  *      Secondly all the timings depend on the clock for the chip which we must
 419  *      detect and look up
 420  *
 421  *      This is the known chip mappings. It may be missing a couple of later
 422  *      releases.
 423  *
 424  *      Chip version            PCI             Rev     Notes
 425  *      HPT372                  4 (HPT366)      5       Other driver
 426  *      HPT372N                 4 (HPT366)      6       UDMA133
 427  *      HPT372                  5 (HPT372)      1       Other driver
 428  *      HPT372N                 5 (HPT372)      2       UDMA133
 429  *      HPT302                  6 (HPT302)      *       Other driver
 430  *      HPT302N                 6 (HPT302)      > 1     UDMA133
 431  *      HPT371                  7 (HPT371)      *       Other driver
 432  *      HPT371N                 7 (HPT371)      > 1     UDMA133
 433  *      HPT374                  8 (HPT374)      *       Other driver
 434  *      HPT372N                 9 (HPT372N)     *       UDMA133
 435  *
 436  *      (1) UDMA133 support depends on the bus clock
 437  *
 438  *      To pin down             HPT371N
 439  */
 440
 441 static int hpt3x2n_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 442 {
 443         /* HPT372N and friends - UDMA133 */
 444         static const struct ata_port_info info = {
 445                 .flags = ATA_FLAG_SLAVE_POSS,
 446                 .pio_mask = ATA_PIO4,
 447                 .mwdma_mask = ATA_MWDMA2,
 448                 .udma_mask = ATA_UDMA6,
 449                 .port_ops = &hpt3x2n_port_ops
 450         };
 451         const struct ata_port_info *ppi[] = { &info, NULL };
 452
 453         u8 irqmask;
 454         u32 class_rev;
 455
 456         unsigned int pci_mhz;
 457         unsigned int f_low, f_high;
 458         int adjust;
 459         unsigned long iobase = pci_resource_start(dev, 4);
 460         void *hpriv = NULL;
 461         int rc;
 462
 463         rc = pcim_enable_device(dev);
 464         if (rc)
 465                 return rc;
 466
 467         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class_rev);
 468         class_rev &= 0xFF;
 469
 470         switch(dev->device) {
 471                 case PCI_DEVICE_ID_TTI_HPT366:
 472                         if (class_rev < 6)
 473                                 return -ENODEV;
 474                         break;
 475                 case PCI_DEVICE_ID_TTI_HPT371:
 476                         if (class_rev < 2)
 477                                 return -ENODEV;
 478                         /* 371N if rev > 1 */
 479                         break;
 480                 case PCI_DEVICE_ID_TTI_HPT372:
 481                         /* 372N if rev >= 2*/
 482                         if (class_rev < 2)
 483                                 return -ENODEV;
 484                         break;
 485                 case PCI_DEVICE_ID_TTI_HPT302:
 486                         if (class_rev < 2)
 487                                 return -ENODEV;
 488                         break;
 489                 case PCI_DEVICE_ID_TTI_HPT372N:
 490                         break;
 491                 default:
 492                         printk(KERN_ERR "pata_hpt3x2n: PCI table is bogus please report (%d).\n", dev->device);
 493                         return -ENODEV;
 494         }
 495
 496         /* Ok so this is a chip we support */
 497
 498         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 499         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 500         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
 501         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
 502
 503         pci_read_config_byte(dev, 0x5A, &irqmask);
 504         irqmask &= ~0x10;
 505         pci_write_config_byte(dev, 0x5a, irqmask);
 506
 507         /*
 508          * HPT371 chips physically have only one channel, the secondary one,
 509          * but the primary channel registers do exist!  Go figure...
 510          * So,  we manually disable the non-existing channel here
 511          * (if the BIOS hasn't done this already).
 512          */
 513         if (dev->device == PCI_DEVICE_ID_TTI_HPT371) {
 514                 u8 mcr1;
 515                 pci_read_config_byte(dev, 0x50, &mcr1);
 516                 mcr1 &= ~0x04;
 517                 pci_write_config_byte(dev, 0x50, mcr1);
 518         }
 519
 520         /* Tune the PLL. HPT recommend using 75 for SATA, 66 for UDMA133 or
 521            50 for UDMA100. Right now we always use 66 */
 522
 523         pci_mhz = hpt3x2n_pci_clock(dev);
 524
 525         f_low = (pci_mhz * 48) / 66;    /* PCI Mhz for 66Mhz DPLL */
 526         f_high = f_low + 2;             /* Tolerance */
 527
 528         pci_write_config_dword(dev, 0x5C, (f_high << 16) | f_low | 0x100);
 529         /* PLL clock */
 530         pci_write_config_byte(dev, 0x5B, 0x21);
 531
 532         /* Unlike the 37x we don't try jiggling the frequency */
 533         for(adjust = 0; adjust < 8; adjust++) {
 534                 if (hpt3xn_calibrate_dpll(dev))
 535                         break;
 536                 pci_write_config_dword(dev, 0x5C, (f_high << 16) | f_low);
 537         }
 538         if (adjust == 8) {
 539                 printk(KERN_ERR "pata_hpt3x2n: DPLL did not stabilize!\n");
 540                 return -ENODEV;
 541         }
 542
 543         printk(KERN_INFO "pata_hpt37x: bus clock %dMHz, using 66MHz DPLL.\n",
 544                pci_mhz);
 545         /* Set our private data up. We only need a few flags so we use
 546            it directly */
 547         if (pci_mhz > 60) {
 548                 hpriv = (void *)PCI66;
 549                 /*
 550                  * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
 551                  * the MISC. register to stretch the UltraDMA Tss timing.
 552                  * NOTE: This register is only writeable via I/O space.
 553                  */
 554                 if (dev->device == PCI_DEVICE_ID_TTI_HPT371)
 555                         outb(inb(iobase + 0x9c) | 0x04, iobase + 0x9c);
 556         }
 557
 558         /* Now kick off ATA set up */
 559         return ata_pci_sff_init_one(dev, ppi, &hpt3x2n_sht, hpriv);
 560 }
 561
 562 static const struct pci_device_id hpt3x2n[] = {
 563         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366), },
 564         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371), },
 565         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372), },
 566         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302), },
 567         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), },
 568
 569         { },
 570 };
 571
 572 static struct pci_driver hpt3x2n_pci_driver = {
 573         .name           = DRV_NAME,
 574         .id_table       = hpt3x2n,
 575         .probe          = hpt3x2n_init_one,
 576         .remove         = ata_pci_remove_one
 577 };
 578
 579 static int __init hpt3x2n_init(void)
 580 {
 581         return pci_register_driver(&hpt3x2n_pci_driver);
 582 }
 583
 584 static void __exit hpt3x2n_exit(void)
 585 {
 586         pci_unregister_driver(&hpt3x2n_pci_driver);
 587 }
 588
 589 MODULE_AUTHOR("Alan Cox");
 590 MODULE_DESCRIPTION("low-level driver for the Highpoint HPT3x2n/30x");
 591 MODULE_LICENSE("GPL");
 592 MODULE_DEVICE_TABLE(pci, hpt3x2n);
 593 MODULE_VERSION(DRV_VERSION);
 594
 595 module_init(hpt3x2n_init);
 596 module_exit(hpt3x2n_exit);