SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/x86/kernel/cpu/intel.c

   1 #include <linux/init.h>
   2 #include <linux/kernel.h>
   3
   4 #include <linux/string.h>
   5 #include <linux/bitops.h>
   6 #include <linux/smp.h>
   7 #include <linux/thread_info.h>
   8 #include <linux/module.h>
   9
  10 #include <asm/processor.h>
  11 #include <asm/pgtable.h>
  12 #include <asm/msr.h>
  13 #include <asm/uaccess.h>
  14 #include <asm/ptrace.h>
  15 #include <asm/ds.h>
  16 #include <asm/bugs.h>
  17
  18 #ifdef CONFIG_X86_64
  19 #include <asm/topology.h>
  20 #include <asm/numa_64.h>
  21 #endif
  22
  23 #include "cpu.h"
  24
  25 #ifdef CONFIG_X86_LOCAL_APIC
  26 #include <asm/mpspec.h>
  27 #include <asm/apic.h>
  28 #include <mach_apic.h>
  29 #endif
  30
  31 static void __cpuinit early_init_intel(struct cpuinfo_x86 *c)
  32 {
  33         if ((c->x86 == 0xf && c->x86_model >= 0x03) ||
  34                 (c->x86 == 0x6 && c->x86_model >= 0x0e))
  35                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
  36
  37 #ifdef CONFIG_X86_64
  38         set_cpu_cap(c, X86_FEATURE_SYSENTER32);
  39 #else
  40         /* Netburst reports 64 bytes clflush size, but does IO in 128 bytes */
  41         if (c->x86 == 15 && c->x86_cache_alignment == 64)
  42                 c->x86_cache_alignment = 128;
  43 #endif
  44 }
  45
  46 #ifdef CONFIG_X86_32
  47 /*
  48  *      Early probe support logic for ppro memory erratum #50
  49  *
  50  *      This is called before we do cpu ident work
  51  */
  52
  53 int __cpuinit ppro_with_ram_bug(void)
  54 {
  55         /* Uses data from early_cpu_detect now */
  56         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
  57             boot_cpu_data.x86 == 6 &&
  58             boot_cpu_data.x86_model == 1 &&
  59             boot_cpu_data.x86_mask < 8) {
  60                 printk(KERN_INFO "Pentium Pro with Errata#50 detected. Taking evasive action.\n");
  61                 return 1;
  62         }
  63         return 0;
  64 }
  65
  66 #ifdef CONFIG_X86_F00F_BUG
  67 static void __cpuinit trap_init_f00f_bug(void)
  68 {
  69         __set_fixmap(FIX_F00F_IDT, __pa(&idt_table), PAGE_KERNEL_RO);
  70
  71         /*
  72          * Update the IDT descriptor and reload the IDT so that
  73          * it uses the read-only mapped virtual address.
  74          */
  75         idt_descr.address = fix_to_virt(FIX_F00F_IDT);
  76         load_idt(&idt_descr);
  77 }
  78 #endif
  79
  80 static void __cpuinit intel_workarounds(struct cpuinfo_x86 *c)
  81 {
  82         unsigned long lo, hi;
  83
  84 #ifdef CONFIG_X86_F00F_BUG
  85         /*
  86          * All current models of Pentium and Pentium with MMX technology CPUs
  87          * have the F0 0F bug, which lets nonprivileged users lock up the system.
  88          * Note that the workaround only should be initialized once...
  89          */
  90         c->f00f_bug = 0;
  91         if (!paravirt_enabled() && c->x86 == 5) {
  92                 static int f00f_workaround_enabled;
  93
  94                 c->f00f_bug = 1;
  95                 if (!f00f_workaround_enabled) {
  96                         trap_init_f00f_bug();
  97                         printk(KERN_NOTICE "Intel Pentium with F0 0F bug - workaround enabled.\n");
  98                         f00f_workaround_enabled = 1;
  99                 }
 100         }
 101 #endif
 102
 103         /*
 104          * SEP CPUID bug: Pentium Pro reports SEP but doesn't have it until
 105          * model 3 mask 3
 106          */
 107         if ((c->x86<<8 | c->x86_model<<4 | c->x86_mask) < 0x633)
 108                 clear_cpu_cap(c, X86_FEATURE_SEP);
 109
 110         /*
 111          * P4 Xeon errata 037 workaround.
 112          * Hardware prefetcher may cause stale data to be loaded into the cache.
 113          */
 114         if ((c->x86 == 15) && (c->x86_model == 1) && (c->x86_mask == 1)) {
 115                 rdmsr(MSR_IA32_MISC_ENABLE, lo, hi);
 116                 if ((lo & (1<<9)) == 0) {
 117                         printk (KERN_INFO "CPU: C0 stepping P4 Xeon detected.\n");
 118                         printk (KERN_INFO "CPU: Disabling hardware prefetching (Errata 037)\n");
 119                         lo |= (1<<9);   /* Disable hw prefetching */
 120                         wrmsr (MSR_IA32_MISC_ENABLE, lo, hi);
 121                 }
 122         }
 123
 124         /*
 125          * See if we have a good local APIC by checking for buggy Pentia,
 126          * i.e. all B steppings and the C2 stepping of P54C when using their
 127          * integrated APIC (see 11AP erratum in "Pentium Processor
 128          * Specification Update").
 129          */
 130         if (cpu_has_apic && (c->x86<<8 | c->x86_model<<4) == 0x520 &&
 131             (c->x86_mask < 0x6 || c->x86_mask == 0xb))
 132                 set_cpu_cap(c, X86_FEATURE_11AP);
 133
 134
 135 #ifdef CONFIG_X86_INTEL_USERCOPY
 136         /*
 137          * Set up the preferred alignment for movsl bulk memory moves
 138          */
 139         switch (c->x86) {
 140         case 4:         /* 486: untested */
 141                 break;
 142         case 5:         /* Old Pentia: untested */
 143                 break;
 144         case 6:         /* PII/PIII only like movsl with 8-byte alignment */
 145                 movsl_mask.mask = 7;
 146                 break;
 147         case 15:        /* P4 is OK down to 8-byte alignment */
 148                 movsl_mask.mask = 7;
 149                 break;
 150         }
 151 #endif
 152
 153 #ifdef CONFIG_X86_NUMAQ
 154         numaq_tsc_disable();
 155 #endif
 156 }
 157 #else
 158 static void __cpuinit intel_workarounds(struct cpuinfo_x86 *c)
 159 {
 160 }
 161 #endif
 162
 163 static void __cpuinit srat_detect_node(void)
 164 {
 165 #if defined(CONFIG_NUMA) && defined(CONFIG_X86_64)
 166         unsigned node;
 167         int cpu = smp_processor_id();
 168         int apicid = hard_smp_processor_id();
 169
 170         /* Don't do the funky fallback heuristics the AMD version employs
 171            for now. */
 172         node = apicid_to_node[apicid];
 173         if (node == NUMA_NO_NODE || !node_online(node))
 174                 node = first_node(node_online_map);
 175         numa_set_node(cpu, node);
 176
 177         printk(KERN_INFO "CPU %d/%x -> Node %d\n", cpu, apicid, node);
 178 #endif
 179 }
 180
 181 /*
 182  * find out the number of processor cores on the die
 183  */
 184 static int __cpuinit intel_num_cpu_cores(struct cpuinfo_x86 *c)
 185 {
 186         unsigned int eax, ebx, ecx, edx;
 187
 188         if (c->cpuid_level < 4)
 189                 return 1;
 190
 191         /* Intel has a non-standard dependency on %ecx for this CPUID level. */
 192         cpuid_count(4, 0, &eax, &ebx, &ecx, &edx);
 193         if (eax & 0x1f)
 194                 return ((eax >> 26) + 1);
 195         else
 196                 return 1;
 197 }
 198
 199 static void __cpuinit init_intel(struct cpuinfo_x86 *c)
 200 {
 201         unsigned int l2 = 0;
 202
 203         early_init_intel(c);
 204
 205         intel_workarounds(c);
 206
 207         l2 = init_intel_cacheinfo(c);
 208         if (c->cpuid_level > 9) {
 209                 unsigned eax = cpuid_eax(10);
 210                 /* Check for version and the number of counters */
 211                 if ((eax & 0xff) && (((eax>>8) & 0xff) > 1))
 212                         set_cpu_cap(c, X86_FEATURE_ARCH_PERFMON);
 213         }
 214
 215         if (cpu_has_xmm2)
 216                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 217         if (cpu_has_ds) {
 218                 unsigned int l1;
 219                 rdmsr(MSR_IA32_MISC_ENABLE, l1, l2);
 220                 if (!(l1 & (1<<11)))
 221                         set_cpu_cap(c, X86_FEATURE_BTS);
 222                 if (!(l1 & (1<<12)))
 223                         set_cpu_cap(c, X86_FEATURE_PEBS);
 224                 ds_init_intel(c);
 225         }
 226
 227 #ifdef CONFIG_X86_64
 228         if (c->x86 == 15)
 229                 c->x86_cache_alignment = c->x86_clflush_size * 2;
 230         if (c->x86 == 6)
 231                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 232 #else
 233         /*
 234          * Names for the Pentium II/Celeron processors
 235          * detectable only by also checking the cache size.
 236          * Dixon is NOT a Celeron.
 237          */
 238         if (c->x86 == 6) {
 239                 char *p = NULL;
 240
 241                 switch (c->x86_model) {
 242                 case 5:
 243                         if (c->x86_mask == 0) {
 244                                 if (l2 == 0)
 245                                         p = "Celeron (Covington)";
 246                                 else if (l2 == 256)
 247                                         p = "Mobile Pentium II (Dixon)";
 248                         }
 249                         break;
 250
 251                 case 6:
 252                         if (l2 == 128)
 253                                 p = "Celeron (Mendocino)";
 254                         else if (c->x86_mask == 0 || c->x86_mask == 5)
 255                                 p = "Celeron-A";
 256                         break;
 257
 258                 case 8:
 259                         if (l2 == 128)
 260                                 p = "Celeron (Coppermine)";
 261                         break;
 262                 }
 263
 264                 if (p)
 265                         strcpy(c->x86_model_id, p);
 266         }
 267
 268         if (c->x86 == 15)
 269                 set_cpu_cap(c, X86_FEATURE_P4);
 270         if (c->x86 == 6)
 271                 set_cpu_cap(c, X86_FEATURE_P3);
 272
 273         if (cpu_has_bts)
 274                 ptrace_bts_init_intel(c);
 275
 276 #endif
 277
 278         detect_extended_topology(c);
 279         if (!cpu_has(c, X86_FEATURE_XTOPOLOGY)) {
 280                 /*
 281                  * let's use the legacy cpuid vector 0x1 and 0x4 for topology
 282                  * detection.
 283                  */
 284                 c->x86_max_cores = intel_num_cpu_cores(c);
 285 #ifdef CONFIG_X86_32
 286                 detect_ht(c);
 287 #endif
 288         }
 289
 290         /* Work around errata */
 291         srat_detect_node();
 292 }
 293
 294 #ifdef CONFIG_X86_32
 295 static unsigned int __cpuinit intel_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 296 {
 297         /*
 298          * Intel PIII Tualatin. This comes in two flavours.
 299          * One has 256kb of cache, the other 512. We have no way
 300          * to determine which, so we use a boottime override
 301          * for the 512kb model, and assume 256 otherwise.
 302          */
 303         if ((c->x86 == 6) && (c->x86_model == 11) && (size == 0))
 304                 size = 256;
 305         return size;
 306 }
 307 #endif
 308
 309 static struct cpu_dev intel_cpu_dev __cpuinitdata = {
 310         .c_vendor       = "Intel",
 311         .c_ident        = { "GenuineIntel" },
 312 #ifdef CONFIG_X86_32
 313         .c_models = {
 314                 { .vendor = X86_VENDOR_INTEL, .family = 4, .model_names =
 315                   {
 316                           [0] = "486 DX-25/33",
 317                           [1] = "486 DX-50",
 318                           [2] = "486 SX",
 319                           [3] = "486 DX/2",
 320                           [4] = "486 SL",
 321                           [5] = "486 SX/2",
 322                           [7] = "486 DX/2-WB",
 323                           [8] = "486 DX/4",
 324                           [9] = "486 DX/4-WB"
 325                   }
 326                 },
 327                 { .vendor = X86_VENDOR_INTEL, .family = 5, .model_names =
 328                   {
 329                           [0] = "Pentium 60/66 A-step",
 330                           [1] = "Pentium 60/66",
 331                           [2] = "Pentium 75 - 200",
 332                           [3] = "OverDrive PODP5V83",
 333                           [4] = "Pentium MMX",
 334                           [7] = "Mobile Pentium 75 - 200",
 335                           [8] = "Mobile Pentium MMX"
 336                   }
 337                 },
 338                 { .vendor = X86_VENDOR_INTEL, .family = 6, .model_names =
 339                   {
 340                           [0] = "Pentium Pro A-step",
 341                           [1] = "Pentium Pro",
 342                           [3] = "Pentium II (Klamath)",
 343                           [4] = "Pentium II (Deschutes)",
 344                           [5] = "Pentium II (Deschutes)",
 345                           [6] = "Mobile Pentium II",
 346                           [7] = "Pentium III (Katmai)",
 347                           [8] = "Pentium III (Coppermine)",
 348                           [10] = "Pentium III (Cascades)",
 349                           [11] = "Pentium III (Tualatin)",
 350                   }
 351                 },
 352                 { .vendor = X86_VENDOR_INTEL, .family = 15, .model_names =
 353                   {
 354                           [0] = "Pentium 4 (Unknown)",
 355                           [1] = "Pentium 4 (Willamette)",
 356                           [2] = "Pentium 4 (Northwood)",
 357                           [4] = "Pentium 4 (Foster)",
 358                           [5] = "Pentium 4 (Foster)",
 359                   }
 360                 },
 361         },
 362         .c_size_cache   = intel_size_cache,
 363 #endif
 364         .c_early_init   = early_init_intel,
 365         .c_init         = init_intel,
 366         .c_x86_vendor   = X86_VENDOR_INTEL,
 367 };
 368
 369 cpu_dev_register(intel_cpu_dev);
 370