SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/hpet.h>
  36 #include <asm/pgalloc.h>
  37 #include <asm/mach_apic.h>
  38 #include <asm/nmi.h>
  39 #include <asm/idle.h>
  40 #include <asm/proto.h>
  41 #include <asm/timex.h>
  42 #include <asm/apic.h>
  43
  44 int disable_apic_timer __cpuinitdata;
  45 static int apic_calibrate_pmtmr __initdata;
  46 int disable_apic;
  47
  48 /* Local APIC timer works in C2 */
  49 int local_apic_timer_c2_ok;
  50 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  51
  52 /*
  53  * Debug level, exported for io_apic.c
  54  */
  55 int apic_verbosity;
  56
  57 static struct resource lapic_resource = {
  58         .name = "Local APIC",
  59         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  60 };
  61
  62 static unsigned int calibration_result;
  63
  64 static int lapic_next_event(unsigned long delta,
  65                             struct clock_event_device *evt);
  66 static void lapic_timer_setup(enum clock_event_mode mode,
  67                               struct clock_event_device *evt);
  68 static void lapic_timer_broadcast(cpumask_t mask);
  69 static void apic_pm_activate(void);
  70
  71 static struct clock_event_device lapic_clockevent = {
  72         .name           = "lapic",
  73         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  74                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  75         .shift          = 32,
  76         .set_mode       = lapic_timer_setup,
  77         .set_next_event = lapic_next_event,
  78         .broadcast      = lapic_timer_broadcast,
  79         .rating         = 100,
  80         .irq            = -1,
  81 };
  82 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  83
  84 /*
  85  * Get the LAPIC version
  86  */
  87 static inline int lapic_get_version(void)
  88 {
  89         return GET_APIC_VERSION(apic_read(APIC_LVR));
  90 }
  91
  92 /*
  93  * Check, if the APIC is integrated or a seperate chip
  94  */
  95 static inline int lapic_is_integrated(void)
  96 {
  97         return 1;
  98 }
  99
 100 /*
 101  * Check, whether this is a modern or a first generation APIC
 102  */
 103 static int modern_apic(void)
 104 {
 105         /* AMD systems use old APIC versions, so check the CPU */
 106         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 107             boot_cpu_data.x86 >= 0xf)
 108                 return 1;
 109         return lapic_get_version() >= 0x14;
 110 }
 111
 112 void apic_wait_icr_idle(void)
 113 {
 114         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 115                 cpu_relax();
 116 }
 117
 118 u32 safe_apic_wait_icr_idle(void)
 119 {
 120         u32 send_status;
 121         int timeout;
 122
 123         timeout = 0;
 124         do {
 125                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 126                 if (!send_status)
 127                         break;
 128                 udelay(100);
 129         } while (timeout++ < 1000);
 130
 131         return send_status;
 132 }
 133
 134 /**
 135  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 136  */
 137 void __cpuinit enable_NMI_through_LVT0(void)
 138 {
 139         unsigned int v;
 140
 141         /* unmask and set to NMI */
 142         v = APIC_DM_NMI;
 143         apic_write(APIC_LVT0, v);
 144 }
 145
 146 /**
 147  * lapic_get_maxlvt - get the maximum number of local vector table entries
 148  */
 149 int lapic_get_maxlvt(void)
 150 {
 151         unsigned int v, maxlvt;
 152
 153         v = apic_read(APIC_LVR);
 154         maxlvt = GET_APIC_MAXLVT(v);
 155         return maxlvt;
 156 }
 157
 158 /*
 159  * This function sets up the local APIC timer, with a timeout of
 160  * 'clocks' APIC bus clock. During calibration we actually call
 161  * this function twice on the boot CPU, once with a bogus timeout
 162  * value, second time for real. The other (noncalibrating) CPUs
 163  * call this function only once, with the real, calibrated value.
 164  *
 165  * We do reads before writes even if unnecessary, to get around the
 166  * P5 APIC double write bug.
 167  */
 168
 169 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 170 {
 171         unsigned int lvtt_value, tmp_value;
 172
 173         lvtt_value = LOCAL_TIMER_VECTOR;
 174         if (!oneshot)
 175                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 176         if (!irqen)
 177                 lvtt_value |= APIC_LVT_MASKED;
 178
 179         apic_write(APIC_LVTT, lvtt_value);
 180
 181         /*
 182          * Divide PICLK by 16
 183          */
 184         tmp_value = apic_read(APIC_TDCR);
 185         apic_write(APIC_TDCR, (tmp_value
 186                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 187                                 | APIC_TDR_DIV_16);
 188
 189         if (!oneshot)
 190                 apic_write(APIC_TMICT, clocks);
 191 }
 192
 193 /*
 194  * Setup extended LVT, AMD specific (K8, family 10h)
 195  *
 196  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 197  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 198  */
 199
 200 #define APIC_EILVT_LVTOFF_MCE 0
 201 #define APIC_EILVT_LVTOFF_IBS 1
 202
 203 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 204 {
 205         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 206         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 207
 208         apic_write(reg, v);
 209 }
 210
 211 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 212 {
 213         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 214         return APIC_EILVT_LVTOFF_MCE;
 215 }
 216
 217 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 218 {
 219         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 220         return APIC_EILVT_LVTOFF_IBS;
 221 }
 222
 223 /*
 224  * Program the next event, relative to now
 225  */
 226 static int lapic_next_event(unsigned long delta,
 227                             struct clock_event_device *evt)
 228 {
 229         apic_write(APIC_TMICT, delta);
 230         return 0;
 231 }
 232
 233 /*
 234  * Setup the lapic timer in periodic or oneshot mode
 235  */
 236 static void lapic_timer_setup(enum clock_event_mode mode,
 237                               struct clock_event_device *evt)
 238 {
 239         unsigned long flags;
 240         unsigned int v;
 241
 242         /* Lapic used as dummy for broadcast ? */
 243         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 244                 return;
 245
 246         local_irq_save(flags);
 247
 248         switch (mode) {
 249         case CLOCK_EVT_MODE_PERIODIC:
 250         case CLOCK_EVT_MODE_ONESHOT:
 251                 __setup_APIC_LVTT(calibration_result,
 252                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 253                 break;
 254         case CLOCK_EVT_MODE_UNUSED:
 255         case CLOCK_EVT_MODE_SHUTDOWN:
 256                 v = apic_read(APIC_LVTT);
 257                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 258                 apic_write(APIC_LVTT, v);
 259                 break;
 260         case CLOCK_EVT_MODE_RESUME:
 261                 /* Nothing to do here */
 262                 break;
 263         }
 264
 265         local_irq_restore(flags);
 266 }
 267
 268 /*
 269  * Local APIC timer broadcast function
 270  */
 271 static void lapic_timer_broadcast(cpumask_t mask)
 272 {
 273 #ifdef CONFIG_SMP
 274         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 275 #endif
 276 }
 277
 278 /*
 279  * Setup the local APIC timer for this CPU. Copy the initilized values
 280  * of the boot CPU and register the clock event in the framework.
 281  */
 282 static void setup_APIC_timer(void)
 283 {
 284         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 285
 286         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 287         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 288
 289         clockevents_register_device(levt);
 290 }
 291
 292 /*
 293  * In this function we calibrate APIC bus clocks to the external
 294  * timer. Unfortunately we cannot use jiffies and the timer irq
 295  * to calibrate, since some later bootup code depends on getting
 296  * the first irq? Ugh.
 297  *
 298  * We want to do the calibration only once since we
 299  * want to have local timer irqs syncron. CPUs connected
 300  * by the same APIC bus have the very same bus frequency.
 301  * And we want to have irqs off anyways, no accidental
 302  * APIC irq that way.
 303  */
 304
 305 #define TICK_COUNT 100000000
 306
 307 static void __init calibrate_APIC_clock(void)
 308 {
 309         unsigned apic, apic_start;
 310         unsigned long tsc, tsc_start;
 311         int result;
 312
 313         local_irq_disable();
 314
 315         /*
 316          * Put whatever arbitrary (but long enough) timeout
 317          * value into the APIC clock, we just want to get the
 318          * counter running for calibration.
 319          *
 320          * No interrupt enable !
 321          */
 322         __setup_APIC_LVTT(250000000, 0, 0);
 323
 324         apic_start = apic_read(APIC_TMCCT);
 325 #ifdef CONFIG_X86_PM_TIMER
 326         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 327                 pmtimer_wait(5000);  /* 5ms wait */
 328                 apic = apic_read(APIC_TMCCT);
 329                 result = (apic_start - apic) * 1000L / 5;
 330         } else
 331 #endif
 332         {
 333                 rdtscll(tsc_start);
 334
 335                 do {
 336                         apic = apic_read(APIC_TMCCT);
 337                         rdtscll(tsc);
 338                 } while ((tsc - tsc_start) < TICK_COUNT &&
 339                                 (apic_start - apic) < TICK_COUNT);
 340
 341                 result = (apic_start - apic) * 1000L * tsc_khz /
 342                                         (tsc - tsc_start);
 343         }
 344
 345         local_irq_enable();
 346
 347         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 348
 349         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 350                 result / 1000 / 1000, result / 1000 % 1000);
 351
 352         /* Calculate the scaled math multiplication factor */
 353         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC, 32);
 354         lapic_clockevent.max_delta_ns =
 355                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 356         lapic_clockevent.min_delta_ns =
 357                 clockevent_delta2ns(0xF, &lapic_clockevent);
 358
 359         calibration_result = result / HZ;
 360 }
 361
 362 /*
 363  * Setup the boot APIC
 364  *
 365  * Calibrate and verify the result.
 366  */
 367 void __init setup_boot_APIC_clock(void)
 368 {
 369         /*
 370          * The local apic timer can be disabled via the kernel commandline.
 371          * Register the lapic timer as a dummy clock event source on SMP
 372          * systems, so the broadcast mechanism is used. On UP systems simply
 373          * ignore it.
 374          */
 375         if (disable_apic_timer) {
 376                 printk(KERN_INFO "Disabling APIC timer\n");
 377                 /* No broadcast on UP ! */
 378                 if (num_possible_cpus() > 1)
 379                         setup_APIC_timer();
 380                 return;
 381         }
 382
 383         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 384         calibrate_APIC_clock();
 385
 386         /*
 387          * If nmi_watchdog is set to IO_APIC, we need the
 388          * PIT/HPET going.  Otherwise register lapic as a dummy
 389          * device.
 390          */
 391         if (nmi_watchdog != NMI_IO_APIC)
 392                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 393         else
 394                 printk(KERN_WARNING "APIC timer registered as dummy,"
 395                        " due to nmi_watchdog=1!\n");
 396
 397         setup_APIC_timer();
 398 }
 399
 400 /*
 401  * AMD C1E enabled CPUs have a real nasty problem: Some BIOSes set the
 402  * C1E flag only in the secondary CPU, so when we detect the wreckage
 403  * we already have enabled the boot CPU local apic timer. Check, if
 404  * disable_apic_timer is set and the DUMMY flag is cleared. If yes,
 405  * set the DUMMY flag again and force the broadcast mode in the
 406  * clockevents layer.
 407  */
 408 void __cpuinit check_boot_apic_timer_broadcast(void)
 409 {
 410         if (!disable_apic_timer ||
 411             (lapic_clockevent.features & CLOCK_EVT_FEAT_DUMMY))
 412                 return;
 413
 414         printk(KERN_INFO "AMD C1E detected late. Force timer broadcast.\n");
 415         lapic_clockevent.features |= CLOCK_EVT_FEAT_DUMMY;
 416
 417         local_irq_enable();
 418         clockevents_notify(CLOCK_EVT_NOTIFY_BROADCAST_FORCE, &boot_cpu_id);
 419         local_irq_disable();
 420 }
 421
 422 void __cpuinit setup_secondary_APIC_clock(void)
 423 {
 424         check_boot_apic_timer_broadcast();
 425         setup_APIC_timer();
 426 }
 427
 428 /*
 429  * The guts of the apic timer interrupt
 430  */
 431 static void local_apic_timer_interrupt(void)
 432 {
 433         int cpu = smp_processor_id();
 434         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 435
 436         /*
 437          * Normally we should not be here till LAPIC has been initialized but
 438          * in some cases like kdump, its possible that there is a pending LAPIC
 439          * timer interrupt from previous kernel's context and is delivered in
 440          * new kernel the moment interrupts are enabled.
 441          *
 442          * Interrupts are enabled early and LAPIC is setup much later, hence
 443          * its possible that when we get here evt->event_handler is NULL.
 444          * Check for event_handler being NULL and discard the interrupt as
 445          * spurious.
 446          */
 447         if (!evt->event_handler) {
 448                 printk(KERN_WARNING
 449                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 450                 /* Switch it off */
 451                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 452                 return;
 453         }
 454
 455         /*
 456          * the NMI deadlock-detector uses this.
 457          */
 458         add_pda(apic_timer_irqs, 1);
 459
 460         evt->event_handler(evt);
 461 }
 462
 463 /*
 464  * Local APIC timer interrupt. This is the most natural way for doing
 465  * local interrupts, but local timer interrupts can be emulated by
 466  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 467  *
 468  * [ if a single-CPU system runs an SMP kernel then we call the local
 469  *   interrupt as well. Thus we cannot inline the local irq ... ]
 470  */
 471 void smp_apic_timer_interrupt(struct pt_regs *regs)
 472 {
 473         struct pt_regs *old_regs = set_irq_regs(regs);
 474
 475         /*
 476          * NOTE! We'd better ACK the irq immediately,
 477          * because timer handling can be slow.
 478          */
 479         ack_APIC_irq();
 480         /*
 481          * update_process_times() expects us to have done irq_enter().
 482          * Besides, if we don't timer interrupts ignore the global
 483          * interrupt lock, which is the WrongThing (tm) to do.
 484          */
 485         exit_idle();
 486         irq_enter();
 487         local_apic_timer_interrupt();
 488         irq_exit();
 489         set_irq_regs(old_regs);
 490 }
 491
 492 int setup_profiling_timer(unsigned int multiplier)
 493 {
 494         return -EINVAL;
 495 }
 496
 497
 498 /*
 499  * Local APIC start and shutdown
 500  */
 501
 502 /**
 503  * clear_local_APIC - shutdown the local APIC
 504  *
 505  * This is called, when a CPU is disabled and before rebooting, so the state of
 506  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 507  * leftovers during boot.
 508  */
 509 void clear_local_APIC(void)
 510 {
 511         int maxlvt = lapic_get_maxlvt();
 512         u32 v;
 513
 514         /*
 515          * Masking an LVT entry can trigger a local APIC error
 516          * if the vector is zero. Mask LVTERR first to prevent this.
 517          */
 518         if (maxlvt >= 3) {
 519                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 520                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 521         }
 522         /*
 523          * Careful: we have to set masks only first to deassert
 524          * any level-triggered sources.
 525          */
 526         v = apic_read(APIC_LVTT);
 527         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 528         v = apic_read(APIC_LVT0);
 529         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 530         v = apic_read(APIC_LVT1);
 531         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 532         if (maxlvt >= 4) {
 533                 v = apic_read(APIC_LVTPC);
 534                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 535         }
 536
 537         /*
 538          * Clean APIC state for other OSs:
 539          */
 540         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 541         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 542         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 543         if (maxlvt >= 3)
 544                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 545         if (maxlvt >= 4)
 546                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 547         apic_write(APIC_ESR, 0);
 548         apic_read(APIC_ESR);
 549 }
 550
 551 /**
 552  * disable_local_APIC - clear and disable the local APIC
 553  */
 554 void disable_local_APIC(void)
 555 {
 556         unsigned int value;
 557
 558         clear_local_APIC();
 559
 560         /*
 561          * Disable APIC (implies clearing of registers
 562          * for 82489DX!).
 563          */
 564         value = apic_read(APIC_SPIV);
 565         value &= ~APIC_SPIV_APIC_ENABLED;
 566         apic_write(APIC_SPIV, value);
 567 }
 568
 569 void lapic_shutdown(void)
 570 {
 571         unsigned long flags;
 572
 573         if (!cpu_has_apic)
 574                 return;
 575
 576         local_irq_save(flags);
 577
 578         disable_local_APIC();
 579
 580         local_irq_restore(flags);
 581 }
 582
 583 /*
 584  * This is to verify that we're looking at a real local APIC.
 585  * Check these against your board if the CPUs aren't getting
 586  * started for no apparent reason.
 587  */
 588 int __init verify_local_APIC(void)
 589 {
 590         unsigned int reg0, reg1;
 591
 592         /*
 593          * The version register is read-only in a real APIC.
 594          */
 595         reg0 = apic_read(APIC_LVR);
 596         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 597         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 598         reg1 = apic_read(APIC_LVR);
 599         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 600
 601         /*
 602          * The two version reads above should print the same
 603          * numbers.  If the second one is different, then we
 604          * poke at a non-APIC.
 605          */
 606         if (reg1 != reg0)
 607                 return 0;
 608
 609         /*
 610          * Check if the version looks reasonably.
 611          */
 612         reg1 = GET_APIC_VERSION(reg0);
 613         if (reg1 == 0x00 || reg1 == 0xff)
 614                 return 0;
 615         reg1 = lapic_get_maxlvt();
 616         if (reg1 < 0x02 || reg1 == 0xff)
 617                 return 0;
 618
 619         /*
 620          * The ID register is read/write in a real APIC.
 621          */
 622         reg0 = apic_read(APIC_ID);
 623         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 624         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 625         reg1 = apic_read(APIC_ID);
 626         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 627         apic_write(APIC_ID, reg0);
 628         if (reg1 != (reg0 ^ APIC_ID_MASK))
 629                 return 0;
 630
 631         /*
 632          * The next two are just to see if we have sane values.
 633          * They're only really relevant if we're in Virtual Wire
 634          * compatibility mode, but most boxes are anymore.
 635          */
 636         reg0 = apic_read(APIC_LVT0);
 637         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 638         reg1 = apic_read(APIC_LVT1);
 639         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 640
 641         return 1;
 642 }
 643
 644 /**
 645  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 646  */
 647 void __init sync_Arb_IDs(void)
 648 {
 649         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 650         if (modern_apic())
 651                 return;
 652
 653         /*
 654          * Wait for idle.
 655          */
 656         apic_wait_icr_idle();
 657
 658         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 659         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 660                                 | APIC_DM_INIT);
 661 }
 662
 663 /*
 664  * An initial setup of the virtual wire mode.
 665  */
 666 void __init init_bsp_APIC(void)
 667 {
 668         unsigned int value;
 669
 670         /*
 671          * Don't do the setup now if we have a SMP BIOS as the
 672          * through-I/O-APIC virtual wire mode might be active.
 673          */
 674         if (smp_found_config || !cpu_has_apic)
 675                 return;
 676
 677         value = apic_read(APIC_LVR);
 678
 679         /*
 680          * Do not trust the local APIC being empty at bootup.
 681          */
 682         clear_local_APIC();
 683
 684         /*
 685          * Enable APIC.
 686          */
 687         value = apic_read(APIC_SPIV);
 688         value &= ~APIC_VECTOR_MASK;
 689         value |= APIC_SPIV_APIC_ENABLED;
 690         value |= APIC_SPIV_FOCUS_DISABLED;
 691         value |= SPURIOUS_APIC_VECTOR;
 692         apic_write(APIC_SPIV, value);
 693
 694         /*
 695          * Set up the virtual wire mode.
 696          */
 697         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 698         value = APIC_DM_NMI;
 699         apic_write(APIC_LVT1, value);
 700 }
 701
 702 /**
 703  * setup_local_APIC - setup the local APIC
 704  */
 705 void __cpuinit setup_local_APIC(void)
 706 {
 707         unsigned int value;
 708         int i, j;
 709
 710         value = apic_read(APIC_LVR);
 711
 712         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 713
 714         /*
 715          * Double-check whether this APIC is really registered.
 716          * This is meaningless in clustered apic mode, so we skip it.
 717          */
 718         if (!apic_id_registered())
 719                 BUG();
 720
 721         /*
 722          * Intel recommends to set DFR, LDR and TPR before enabling
 723          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 724          * document number 292116).  So here it goes...
 725          */
 726         init_apic_ldr();
 727
 728         /*
 729          * Set Task Priority to 'accept all'. We never change this
 730          * later on.
 731          */
 732         value = apic_read(APIC_TASKPRI);
 733         value &= ~APIC_TPRI_MASK;
 734         apic_write(APIC_TASKPRI, value);
 735
 736         /*
 737          * After a crash, we no longer service the interrupts and a pending
 738          * interrupt from previous kernel might still have ISR bit set.
 739          *
 740          * Most probably by now CPU has serviced that pending interrupt and
 741          * it might not have done the ack_APIC_irq() because it thought,
 742          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 743          * does not clear the ISR bit and cpu thinks it has already serivced
 744          * the interrupt. Hence a vector might get locked. It was noticed
 745          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 746          */
 747         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 748                 value = apic_read(APIC_ISR + i*0x10);
 749                 for (j = 31; j >= 0; j--) {
 750                         if (value & (1<<j))
 751                                 ack_APIC_irq();
 752                 }
 753         }
 754
 755         /*
 756          * Now that we are all set up, enable the APIC
 757          */
 758         value = apic_read(APIC_SPIV);
 759         value &= ~APIC_VECTOR_MASK;
 760         /*
 761          * Enable APIC
 762          */
 763         value |= APIC_SPIV_APIC_ENABLED;
 764
 765         /* We always use processor focus */
 766
 767         /*
 768          * Set spurious IRQ vector
 769          */
 770         value |= SPURIOUS_APIC_VECTOR;
 771         apic_write(APIC_SPIV, value);
 772
 773         /*
 774          * Set up LVT0, LVT1:
 775          *
 776          * set up through-local-APIC on the BP's LINT0. This is not
 777          * strictly necessary in pure symmetric-IO mode, but sometimes
 778          * we delegate interrupts to the 8259A.
 779          */
 780         /*
 781          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 782          */
 783         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 784         if (!smp_processor_id() && !value) {
 785                 value = APIC_DM_EXTINT;
 786                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 787                             smp_processor_id());
 788         } else {
 789                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 790                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 791                             smp_processor_id());
 792         }
 793         apic_write(APIC_LVT0, value);
 794
 795         /*
 796          * only the BP should see the LINT1 NMI signal, obviously.
 797          */
 798         if (!smp_processor_id())
 799                 value = APIC_DM_NMI;
 800         else
 801                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 802         apic_write(APIC_LVT1, value);
 803 }
 804
 805 void __cpuinit lapic_setup_esr(void)
 806 {
 807         unsigned maxlvt = lapic_get_maxlvt();
 808
 809         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 810         /*
 811          * spec says clear errors after enabling vector.
 812          */
 813         if (maxlvt > 3)
 814                 apic_write(APIC_ESR, 0);
 815 }
 816
 817 void __cpuinit end_local_APIC_setup(void)
 818 {
 819         lapic_setup_esr();
 820         nmi_watchdog_default();
 821         setup_apic_nmi_watchdog(NULL);
 822         apic_pm_activate();
 823 }
 824
 825 /*
 826  * Detect and enable local APICs on non-SMP boards.
 827  * Original code written by Keir Fraser.
 828  * On AMD64 we trust the BIOS - if it says no APIC it is likely
 829  * not correctly set up (usually the APIC timer won't work etc.)
 830  */
 831 static int __init detect_init_APIC(void)
 832 {
 833         if (!cpu_has_apic) {
 834                 printk(KERN_INFO "No local APIC present\n");
 835                 return -1;
 836         }
 837
 838         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 839         boot_cpu_id = 0;
 840         return 0;
 841 }
 842
 843 /**
 844  * init_apic_mappings - initialize APIC mappings
 845  */
 846 void __init init_apic_mappings(void)
 847 {
 848         unsigned long apic_phys;
 849
 850         /*
 851          * If no local APIC can be found then set up a fake all
 852          * zeroes page to simulate the local APIC and another
 853          * one for the IO-APIC.
 854          */
 855         if (!smp_found_config && detect_init_APIC()) {
 856                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 857                 apic_phys = __pa(apic_phys);
 858         } else
 859                 apic_phys = mp_lapic_addr;
 860
 861         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 862         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 863                                 APIC_BASE, apic_phys);
 864
 865         /* Put local APIC into the resource map. */
 866         lapic_resource.start = apic_phys;
 867         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
 868         insert_resource(&iomem_resource, &lapic_resource);
 869
 870         /*
 871          * Fetch the APIC ID of the BSP in case we have a
 872          * default configuration (or the MP table is broken).
 873          */
 874         boot_cpu_id = GET_APIC_ID(apic_read(APIC_ID));
 875 }
 876
 877 /*
 878  * This initializes the IO-APIC and APIC hardware if this is
 879  * a UP kernel.
 880  */
 881 int __init APIC_init_uniprocessor(void)
 882 {
 883         if (disable_apic) {
 884                 printk(KERN_INFO "Apic disabled\n");
 885                 return -1;
 886         }
 887         if (!cpu_has_apic) {
 888                 disable_apic = 1;
 889                 printk(KERN_INFO "Apic disabled by BIOS\n");
 890                 return -1;
 891         }
 892
 893         verify_local_APIC();
 894
 895         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_id);
 896         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_id));
 897
 898         setup_local_APIC();
 899
 900         /*
 901          * Now enable IO-APICs, actually call clear_IO_APIC
 902          * We need clear_IO_APIC before enabling vector on BP
 903          */
 904         if (!skip_ioapic_setup && nr_ioapics)
 905                 enable_IO_APIC();
 906
 907         end_local_APIC_setup();
 908
 909         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
 910                 setup_IO_APIC();
 911         else
 912                 nr_ioapics = 0;
 913         setup_boot_APIC_clock();
 914         check_nmi_watchdog();
 915         return 0;
 916 }
 917
 918 /*
 919  * Local APIC interrupts
 920  */
 921
 922 /*
 923  * This interrupt should _never_ happen with our APIC/SMP architecture
 924  */
 925 asmlinkage void smp_spurious_interrupt(void)
 926 {
 927         unsigned int v;
 928         exit_idle();
 929         irq_enter();
 930         /*
 931          * Check if this really is a spurious interrupt and ACK it
 932          * if it is a vectored one.  Just in case...
 933          * Spurious interrupts should not be ACKed.
 934          */
 935         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
 936         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
 937                 ack_APIC_irq();
 938
 939         add_pda(irq_spurious_count, 1);
 940         irq_exit();
 941 }
 942
 943 /*
 944  * This interrupt should never happen with our APIC/SMP architecture
 945  */
 946 asmlinkage void smp_error_interrupt(void)
 947 {
 948         unsigned int v, v1;
 949
 950         exit_idle();
 951         irq_enter();
 952         /* First tickle the hardware, only then report what went on. -- REW */
 953         v = apic_read(APIC_ESR);
 954         apic_write(APIC_ESR, 0);
 955         v1 = apic_read(APIC_ESR);
 956         ack_APIC_irq();
 957         atomic_inc(&irq_err_count);
 958
 959         /* Here is what the APIC error bits mean:
 960            0: Send CS error
 961            1: Receive CS error
 962            2: Send accept error
 963            3: Receive accept error
 964            4: Reserved
 965            5: Send illegal vector
 966            6: Received illegal vector
 967            7: Illegal register address
 968         */
 969         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
 970                 smp_processor_id(), v , v1);
 971         irq_exit();
 972 }
 973
 974 void disconnect_bsp_APIC(int virt_wire_setup)
 975 {
 976         /* Go back to Virtual Wire compatibility mode */
 977         unsigned long value;
 978
 979         /* For the spurious interrupt use vector F, and enable it */
 980         value = apic_read(APIC_SPIV);
 981         value &= ~APIC_VECTOR_MASK;
 982         value |= APIC_SPIV_APIC_ENABLED;
 983         value |= 0xf;
 984         apic_write(APIC_SPIV, value);
 985
 986         if (!virt_wire_setup) {
 987                 /*
 988                  * For LVT0 make it edge triggered, active high,
 989                  * external and enabled
 990                  */
 991                 value = apic_read(APIC_LVT0);
 992                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
 993                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
 994                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
 995                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
 996                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
 997                 apic_write(APIC_LVT0, value);
 998         } else {
 999                 /* Disable LVT0 */
1000                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1001         }
1002
1003         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1004         value = apic_read(APIC_LVT1);
1005         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1006                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1007                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1008         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1009         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1010         apic_write(APIC_LVT1, value);
1011 }
1012
1013 /*
1014  * Power management
1015  */
1016 #ifdef CONFIG_PM
1017
1018 static struct {
1019         /* 'active' is true if the local APIC was enabled by us and
1020            not the BIOS; this signifies that we are also responsible
1021            for disabling it before entering apm/acpi suspend */
1022         int active;
1023         /* r/w apic fields */
1024         unsigned int apic_id;
1025         unsigned int apic_taskpri;
1026         unsigned int apic_ldr;
1027         unsigned int apic_dfr;
1028         unsigned int apic_spiv;
1029         unsigned int apic_lvtt;
1030         unsigned int apic_lvtpc;
1031         unsigned int apic_lvt0;
1032         unsigned int apic_lvt1;
1033         unsigned int apic_lvterr;
1034         unsigned int apic_tmict;
1035         unsigned int apic_tdcr;
1036         unsigned int apic_thmr;
1037 } apic_pm_state;
1038
1039 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1040 {
1041         unsigned long flags;
1042         int maxlvt;
1043
1044         if (!apic_pm_state.active)
1045                 return 0;
1046
1047         maxlvt = lapic_get_maxlvt();
1048
1049         apic_pm_state.apic_id = apic_read(APIC_ID);
1050         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1051         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1052         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1053         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1054         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1055         if (maxlvt >= 4)
1056                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1057         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1058         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1059         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1060         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1061         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1062 #ifdef CONFIG_X86_MCE_INTEL
1063         if (maxlvt >= 5)
1064                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1065 #endif
1066         local_irq_save(flags);
1067         disable_local_APIC();
1068         local_irq_restore(flags);
1069         return 0;
1070 }
1071
1072 static int lapic_resume(struct sys_device *dev)
1073 {
1074         unsigned int l, h;
1075         unsigned long flags;
1076         int maxlvt;
1077
1078         if (!apic_pm_state.active)
1079                 return 0;
1080
1081         maxlvt = lapic_get_maxlvt();
1082
1083         local_irq_save(flags);
1084         rdmsr(MSR_IA32_APICBASE, l, h);
1085         l &= ~MSR_IA32_APICBASE_BASE;
1086         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1087         wrmsr(MSR_IA32_APICBASE, l, h);
1088         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1089         apic_write(APIC_ID, apic_pm_state.apic_id);
1090         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1091         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1092         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1093         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1094         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1095         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1096 #ifdef CONFIG_X86_MCE_INTEL
1097         if (maxlvt >= 5)
1098                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1099 #endif
1100         if (maxlvt >= 4)
1101                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1102         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1103         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1104         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1105         apic_write(APIC_ESR, 0);
1106         apic_read(APIC_ESR);
1107         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1108         apic_write(APIC_ESR, 0);
1109         apic_read(APIC_ESR);
1110         local_irq_restore(flags);
1111         return 0;
1112 }
1113
1114 static struct sysdev_class lapic_sysclass = {
1115         .name           = "lapic",
1116         .resume         = lapic_resume,
1117         .suspend        = lapic_suspend,
1118 };
1119
1120 static struct sys_device device_lapic = {
1121         .id     = 0,
1122         .cls    = &lapic_sysclass,
1123 };
1124
1125 static void __cpuinit apic_pm_activate(void)
1126 {
1127         apic_pm_state.active = 1;
1128 }
1129
1130 static int __init init_lapic_sysfs(void)
1131 {
1132         int error;
1133
1134         if (!cpu_has_apic)
1135                 return 0;
1136         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1137
1138         error = sysdev_class_register(&lapic_sysclass);
1139         if (!error)
1140                 error = sysdev_register(&device_lapic);
1141         return error;
1142 }
1143 device_initcall(init_lapic_sysfs);
1144
1145 #else   /* CONFIG_PM */
1146
1147 static void apic_pm_activate(void) { }
1148
1149 #endif  /* CONFIG_PM */
1150
1151 /*
1152  * apic_is_clustered_box() -- Check if we can expect good TSC
1153  *
1154  * Thus far, the major user of this is IBM's Summit2 series:
1155  *
1156  * Clustered boxes may have unsynced TSC problems if they are
1157  * multi-chassis. Use available data to take a good guess.
1158  * If in doubt, go HPET.
1159  */
1160 __cpuinit int apic_is_clustered_box(void)
1161 {
1162         int i, clusters, zeros;
1163         unsigned id;
1164         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1165
1166         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1167
1168         for (i = 0; i < NR_CPUS; i++) {
1169                 id = bios_cpu_apicid[i];
1170                 if (id != BAD_APICID)
1171                         __set_bit(APIC_CLUSTERID(id), clustermap);
1172         }
1173
1174         /* Problem:  Partially populated chassis may not have CPUs in some of
1175          * the APIC clusters they have been allocated.  Only present CPUs have
1176          * bios_cpu_apicid entries, thus causing zeroes in the bitmap.  Since
1177          * clusters are allocated sequentially, count zeros only if they are
1178          * bounded by ones.
1179          */
1180         clusters = 0;
1181         zeros = 0;
1182         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1183                 if (test_bit(i, clustermap)) {
1184                         clusters += 1 + zeros;
1185                         zeros = 0;
1186                 } else
1187                         ++zeros;
1188         }
1189
1190         /*
1191          * If clusters > 2, then should be multi-chassis.
1192          * May have to revisit this when multi-core + hyperthreaded CPUs come
1193          * out, but AFAIK this will work even for them.
1194          */
1195         return (clusters > 2);
1196 }
1197
1198 /*
1199  * APIC command line parameters
1200  */
1201 static int __init apic_set_verbosity(char *str)
1202 {
1203         if (str == NULL)  {
1204                 skip_ioapic_setup = 0;
1205                 ioapic_force = 1;
1206                 return 0;
1207         }
1208         if (strcmp("debug", str) == 0)
1209                 apic_verbosity = APIC_DEBUG;
1210         else if (strcmp("verbose", str) == 0)
1211                 apic_verbosity = APIC_VERBOSE;
1212         else {
1213                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1214                                 " use apic=verbose or apic=debug\n", str);
1215                 return -EINVAL;
1216         }
1217
1218         return 0;
1219 }
1220 early_param("apic", apic_set_verbosity);
1221
1222 static __init int setup_disableapic(char *str)
1223 {
1224         disable_apic = 1;
1225         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1226         return 0;
1227 }
1228 early_param("disableapic", setup_disableapic);
1229
1230 /* same as disableapic, for compatibility */
1231 static __init int setup_nolapic(char *str)
1232 {
1233         return setup_disableapic(str);
1234 }
1235 early_param("nolapic", setup_nolapic);
1236
1237 static int __init parse_lapic_timer_c2_ok(char *arg)
1238 {
1239         local_apic_timer_c2_ok = 1;
1240         return 0;
1241 }
1242 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1243
1244 static __init int setup_noapictimer(char *str)
1245 {
1246         if (str[0] != ' ' && str[0] != 0)
1247                 return 0;
1248         disable_apic_timer = 1;
1249         return 1;
1250 }
1251 __setup("noapictimer", setup_noapictimer);
1252
1253 static __init int setup_apicpmtimer(char *s)
1254 {
1255         apic_calibrate_pmtmr = 1;
1256         notsc_setup(NULL);
1257         return 0;
1258 }
1259 __setup("apicpmtimer", setup_apicpmtimer);
1260