SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/powerpc/sysdev/ppc4xx_pci.c

   1 /*
   2  * PCI / PCI-X / PCI-Express support for 4xx parts
   3  *
   4  * Copyright 2007 Ben. Herrenschmidt <benh@kernel.crashing.org>, IBM Corp.
   5  *
   6  * Most PCI Express code is coming from Stefan Roese implementation for
   7  * arch/ppc in the Denx tree, slightly reworked by me.
   8  *
   9  * Copyright 2007 DENX Software Engineering, Stefan Roese <sr@denx.de>
  10  *
  11  * Some of that comes itself from a previous implementation for 440SPE only
  12  * by Roland Dreier:
  13  *
  14  * Copyright (c) 2005 Cisco Systems.  All rights reserved.
  15  * Roland Dreier <rolandd@cisco.com>
  16  *
  17  */
  18
  19 #undef DEBUG
  20
  21 #include <linux/kernel.h>
  22 #include <linux/pci.h>
  23 #include <linux/init.h>
  24 #include <linux/of.h>
  25 #include <linux/bootmem.h>
  26 #include <linux/delay.h>
  27
  28 #include <asm/io.h>
  29 #include <asm/pci-bridge.h>
  30 #include <asm/machdep.h>
  31 #include <asm/dcr.h>
  32 #include <asm/dcr-regs.h>
  33
  34 #include "ppc4xx_pci.h"
  35
  36 static int dma_offset_set;
  37
  38 /* Move that to a useable header */
  39 extern unsigned long total_memory;
  40
  41 #define U64_TO_U32_LOW(val)     ((u32)((val) & 0x00000000ffffffffULL))
  42 #define U64_TO_U32_HIGH(val)    ((u32)((val) >> 32))
  43
  44 #ifdef CONFIG_RESOURCES_64BIT
  45 #define RES_TO_U32_LOW(val)     U64_TO_U32_LOW(val)
  46 #define RES_TO_U32_HIGH(val)    U64_TO_U32_HIGH(val)
  47 #else
  48 #define RES_TO_U32_LOW(val)     (val)
  49 #define RES_TO_U32_HIGH(val)    (0)
  50 #endif
  51
  52 static inline int ppc440spe_revA(void)
  53 {
  54         /* Catch both 440SPe variants, with and without RAID6 support */
  55         if ((mfspr(SPRN_PVR) & 0xffefffff) == 0x53421890)
  56                 return 1;
  57         else
  58                 return 0;
  59 }
  60
  61 static void fixup_ppc4xx_pci_bridge(struct pci_dev *dev)
  62 {
  63         struct pci_controller *hose;
  64         int i;
  65
  66         if (dev->devfn != 0 || dev->bus->self != NULL)
  67                 return;
  68
  69         hose = pci_bus_to_host(dev->bus);
  70         if (hose == NULL)
  71                 return;
  72
  73         if (!of_device_is_compatible(hose->dn, "ibm,plb-pciex") &&
  74             !of_device_is_compatible(hose->dn, "ibm,plb-pcix") &&
  75             !of_device_is_compatible(hose->dn, "ibm,plb-pci"))
  76                 return;
  77
  78         /* Hide the PCI host BARs from the kernel as their content doesn't
  79          * fit well in the resource management
  80          */
  81         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
  82                 dev->resource[i].start = dev->resource[i].end = 0;
  83                 dev->resource[i].flags = 0;
  84         }
  85
  86         printk(KERN_INFO "PCI: Hiding 4xx host bridge resources %s\n",
  87                pci_name(dev));
  88 }
  89 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, fixup_ppc4xx_pci_bridge);
  90
  91 static int __init ppc4xx_parse_dma_ranges(struct pci_controller *hose,
  92                                           void __iomem *reg,
  93                                           struct resource *res)
  94 {
  95         u64 size;
  96         const u32 *ranges;
  97         int rlen;
  98         int pna = of_n_addr_cells(hose->dn);
  99         int np = pna + 5;
 100
 101         /* Default */
 102         res->start = 0;
 103         res->end = size = 0x80000000;
 104         res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH;
 105
 106         /* Get dma-ranges property */
 107         ranges = of_get_property(hose->dn, "dma-ranges", &rlen);
 108         if (ranges == NULL)
 109                 goto out;
 110
 111         /* Walk it */
 112         while ((rlen -= np * 4) >= 0) {
 113                 u32 pci_space = ranges[0];
 114                 u64 pci_addr = of_read_number(ranges + 1, 2);
 115                 u64 cpu_addr = of_translate_dma_address(hose->dn, ranges + 3);
 116                 size = of_read_number(ranges + pna + 3, 2);
 117                 ranges += np;
 118                 if (cpu_addr == OF_BAD_ADDR || size == 0)
 119                         continue;
 120
 121                 /* We only care about memory */
 122                 if ((pci_space & 0x03000000) != 0x02000000)
 123                         continue;
 124
 125                 /* We currently only support memory at 0, and pci_addr
 126                  * within 32 bits space
 127                  */
 128                 if (cpu_addr != 0 || pci_addr > 0xffffffff) {
 129                         printk(KERN_WARNING "%s: Ignored unsupported dma range"
 130                                " 0x%016llx...0x%016llx -> 0x%016llx\n",
 131                                hose->dn->full_name,
 132                                pci_addr, pci_addr + size - 1, cpu_addr);
 133                         continue;
 134                 }
 135
 136                 /* Check if not prefetchable */
 137                 if (!(pci_space & 0x40000000))
 138                         res->flags &= ~IORESOURCE_PREFETCH;
 139
 140
 141                 /* Use that */
 142                 res->start = pci_addr;
 143 #ifndef CONFIG_RESOURCES_64BIT
 144                 /* Beware of 32 bits resources */
 145                 if ((pci_addr + size) > 0x100000000ull)
 146                         res->end = 0xffffffff;
 147                 else
 148 #endif
 149                         res->end = res->start + size - 1;
 150                 break;
 151         }
 152
 153         /* We only support one global DMA offset */
 154         if (dma_offset_set && pci_dram_offset != res->start) {
 155                 printk(KERN_ERR "%s: dma-ranges(s) mismatch\n",
 156                        hose->dn->full_name);
 157                 return -ENXIO;
 158         }
 159
 160         /* Check that we can fit all of memory as we don't support
 161          * DMA bounce buffers
 162          */
 163         if (size < total_memory) {
 164                 printk(KERN_ERR "%s: dma-ranges too small "
 165                        "(size=%llx total_memory=%lx)\n",
 166                        hose->dn->full_name, size, total_memory);
 167                 return -ENXIO;
 168         }
 169
 170         /* Check we are a power of 2 size and that base is a multiple of size*/
 171         if (!is_power_of_2(size) ||
 172             (res->start & (size - 1)) != 0) {
 173                 printk(KERN_ERR "%s: dma-ranges unaligned\n",
 174                        hose->dn->full_name);
 175                 return -ENXIO;
 176         }
 177
 178         /* Check that we are fully contained within 32 bits space */
 179         if (res->end > 0xffffffff) {
 180                 printk(KERN_ERR "%s: dma-ranges outside of 32 bits space\n",
 181                        hose->dn->full_name);
 182                 return -ENXIO;
 183         }
 184  out:
 185         dma_offset_set = 1;
 186         pci_dram_offset = res->start;
 187
 188         printk(KERN_INFO "4xx PCI DMA offset set to 0x%08lx\n",
 189                pci_dram_offset);
 190         return 0;
 191 }
 192
 193 /*
 194  * 4xx PCI 2.x part
 195  */
 196
 197 static void __init ppc4xx_configure_pci_PMMs(struct pci_controller *hose,
 198                                              void __iomem *reg)
 199 {
 200         u32 la, ma, pcila, pciha;
 201         int i, j;
 202
 203         /* Setup outbound memory windows */
 204         for (i = j = 0; i < 3; i++) {
 205                 struct resource *res = &hose->mem_resources[i];
 206
 207                 /* we only care about memory windows */
 208                 if (!(res->flags & IORESOURCE_MEM))
 209                         continue;
 210                 if (j > 2) {
 211                         printk(KERN_WARNING "%s: Too many ranges\n",
 212                                hose->dn->full_name);
 213                         break;
 214                 }
 215
 216                 /* Calculate register values */
 217                 la = res->start;
 218                 pciha = RES_TO_U32_HIGH(res->start - hose->pci_mem_offset);
 219                 pcila = RES_TO_U32_LOW(res->start - hose->pci_mem_offset);
 220
 221                 ma = res->end + 1 - res->start;
 222                 if (!is_power_of_2(ma) || ma < 0x1000 || ma > 0xffffffffu) {
 223                         printk(KERN_WARNING "%s: Resource out of range\n",
 224                                hose->dn->full_name);
 225                         continue;
 226                 }
 227                 ma = (0xffffffffu << ilog2(ma)) | 0x1;
 228                 if (res->flags & IORESOURCE_PREFETCH)
 229                         ma |= 0x2;
 230
 231                 /* Program register values */
 232                 writel(la, reg + PCIL0_PMM0LA + (0x10 * j));
 233                 writel(pcila, reg + PCIL0_PMM0PCILA + (0x10 * j));
 234                 writel(pciha, reg + PCIL0_PMM0PCIHA + (0x10 * j));
 235                 writel(ma, reg + PCIL0_PMM0MA + (0x10 * j));
 236                 j++;
 237         }
 238 }
 239
 240 static void __init ppc4xx_configure_pci_PTMs(struct pci_controller *hose,
 241                                              void __iomem *reg,
 242                                              const struct resource *res)
 243 {
 244         resource_size_t size = res->end - res->start + 1;
 245         u32 sa;
 246
 247         /* Calculate window size */
 248         sa = (0xffffffffu << ilog2(size)) | 1;
 249         sa |= 0x1;
 250
 251         /* RAM is always at 0 local for now */
 252         writel(0, reg + PCIL0_PTM1LA);
 253         writel(sa, reg + PCIL0_PTM1MS);
 254
 255         /* Map on PCI side */
 256         early_write_config_dword(hose, hose->first_busno, 0,
 257                                  PCI_BASE_ADDRESS_1, res->start);
 258         early_write_config_dword(hose, hose->first_busno, 0,
 259                                  PCI_BASE_ADDRESS_2, 0x00000000);
 260         early_write_config_word(hose, hose->first_busno, 0,
 261                                 PCI_COMMAND, 0x0006);
 262 }
 263
 264 static void __init ppc4xx_probe_pci_bridge(struct device_node *np)
 265 {
 266         /* NYI */
 267         struct resource rsrc_cfg;
 268         struct resource rsrc_reg;
 269         struct resource dma_window;
 270         struct pci_controller *hose = NULL;
 271         void __iomem *reg = NULL;
 272         const int *bus_range;
 273         int primary = 0;
 274
 275         /* Fetch config space registers address */
 276         if (of_address_to_resource(np, 0, &rsrc_cfg)) {
 277                 printk(KERN_ERR "%s:Can't get PCI config register base !",
 278                        np->full_name);
 279                 return;
 280         }
 281         /* Fetch host bridge internal registers address */
 282         if (of_address_to_resource(np, 3, &rsrc_reg)) {
 283                 printk(KERN_ERR "%s: Can't get PCI internal register base !",
 284                        np->full_name);
 285                 return;
 286         }
 287
 288         /* Check if primary bridge */
 289         if (of_get_property(np, "primary", NULL))
 290                 primary = 1;
 291
 292         /* Get bus range if any */
 293         bus_range = of_get_property(np, "bus-range", NULL);
 294
 295         /* Map registers */
 296         reg = ioremap(rsrc_reg.start, rsrc_reg.end + 1 - rsrc_reg.start);
 297         if (reg == NULL) {
 298                 printk(KERN_ERR "%s: Can't map registers !", np->full_name);
 299                 goto fail;
 300         }
 301
 302         /* Allocate the host controller data structure */
 303         hose = pcibios_alloc_controller(np);
 304         if (!hose)
 305                 goto fail;
 306
 307         hose->first_busno = bus_range ? bus_range[0] : 0x0;
 308         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 309
 310         /* Setup config space */
 311         setup_indirect_pci(hose, rsrc_cfg.start, rsrc_cfg.start + 0x4, 0);
 312
 313         /* Disable all windows */
 314         writel(0, reg + PCIL0_PMM0MA);
 315         writel(0, reg + PCIL0_PMM1MA);
 316         writel(0, reg + PCIL0_PMM2MA);
 317         writel(0, reg + PCIL0_PTM1MS);
 318         writel(0, reg + PCIL0_PTM2MS);
 319
 320         /* Parse outbound mapping resources */
 321         pci_process_bridge_OF_ranges(hose, np, primary);
 322
 323         /* Parse inbound mapping resources */
 324         if (ppc4xx_parse_dma_ranges(hose, reg, &dma_window) != 0)
 325                 goto fail;
 326
 327         /* Configure outbound ranges POMs */
 328         ppc4xx_configure_pci_PMMs(hose, reg);
 329
 330         /* Configure inbound ranges PIMs */
 331         ppc4xx_configure_pci_PTMs(hose, reg, &dma_window);
 332
 333         /* We don't need the registers anymore */
 334         iounmap(reg);
 335         return;
 336
 337  fail:
 338         if (hose)
 339                 pcibios_free_controller(hose);
 340         if (reg)
 341                 iounmap(reg);
 342 }
 343
 344 /*
 345  * 4xx PCI-X part
 346  */
 347
 348 static void __init ppc4xx_configure_pcix_POMs(struct pci_controller *hose,
 349                                               void __iomem *reg)
 350 {
 351         u32 lah, lal, pciah, pcial, sa;
 352         int i, j;
 353
 354         /* Setup outbound memory windows */
 355         for (i = j = 0; i < 3; i++) {
 356                 struct resource *res = &hose->mem_resources[i];
 357
 358                 /* we only care about memory windows */
 359                 if (!(res->flags & IORESOURCE_MEM))
 360                         continue;
 361                 if (j > 1) {
 362                         printk(KERN_WARNING "%s: Too many ranges\n",
 363                                hose->dn->full_name);
 364                         break;
 365                 }
 366
 367                 /* Calculate register values */
 368                 lah = RES_TO_U32_HIGH(res->start);
 369                 lal = RES_TO_U32_LOW(res->start);
 370                 pciah = RES_TO_U32_HIGH(res->start - hose->pci_mem_offset);
 371                 pcial = RES_TO_U32_LOW(res->start - hose->pci_mem_offset);
 372                 sa = res->end + 1 - res->start;
 373                 if (!is_power_of_2(sa) || sa < 0x100000 ||
 374                     sa > 0xffffffffu) {
 375                         printk(KERN_WARNING "%s: Resource out of range\n",
 376                                hose->dn->full_name);
 377                         continue;
 378                 }
 379                 sa = (0xffffffffu << ilog2(sa)) | 0x1;
 380
 381                 /* Program register values */
 382                 if (j == 0) {
 383                         writel(lah, reg + PCIX0_POM0LAH);
 384                         writel(lal, reg + PCIX0_POM0LAL);
 385                         writel(pciah, reg + PCIX0_POM0PCIAH);
 386                         writel(pcial, reg + PCIX0_POM0PCIAL);
 387                         writel(sa, reg + PCIX0_POM0SA);
 388                 } else {
 389                         writel(lah, reg + PCIX0_POM1LAH);
 390                         writel(lal, reg + PCIX0_POM1LAL);
 391                         writel(pciah, reg + PCIX0_POM1PCIAH);
 392                         writel(pcial, reg + PCIX0_POM1PCIAL);
 393                         writel(sa, reg + PCIX0_POM1SA);
 394                 }
 395                 j++;
 396         }
 397 }
 398
 399 static void __init ppc4xx_configure_pcix_PIMs(struct pci_controller *hose,
 400                                               void __iomem *reg,
 401                                               const struct resource *res,
 402                                               int big_pim,
 403                                               int enable_msi_hole)
 404 {
 405         resource_size_t size = res->end - res->start + 1;
 406         u32 sa;
 407
 408         /* RAM is always at 0 */
 409         writel(0x00000000, reg + PCIX0_PIM0LAH);
 410         writel(0x00000000, reg + PCIX0_PIM0LAL);
 411
 412         /* Calculate window size */
 413         sa = (0xffffffffu << ilog2(size)) | 1;
 414         sa |= 0x1;
 415         if (res->flags & IORESOURCE_PREFETCH)
 416                 sa |= 0x2;
 417         if (enable_msi_hole)
 418                 sa |= 0x4;
 419         writel(sa, reg + PCIX0_PIM0SA);
 420         if (big_pim)
 421                 writel(0xffffffff, reg + PCIX0_PIM0SAH);
 422
 423         /* Map on PCI side */
 424         writel(0x00000000, reg + PCIX0_BAR0H);
 425         writel(res->start, reg + PCIX0_BAR0L);
 426         writew(0x0006, reg + PCIX0_COMMAND);
 427 }
 428
 429 static void __init ppc4xx_probe_pcix_bridge(struct device_node *np)
 430 {
 431         struct resource rsrc_cfg;
 432         struct resource rsrc_reg;
 433         struct resource dma_window;
 434         struct pci_controller *hose = NULL;
 435         void __iomem *reg = NULL;
 436         const int *bus_range;
 437         int big_pim = 0, msi = 0, primary = 0;
 438
 439         /* Fetch config space registers address */
 440         if (of_address_to_resource(np, 0, &rsrc_cfg)) {
 441                 printk(KERN_ERR "%s:Can't get PCI-X config register base !",
 442                        np->full_name);
 443                 return;
 444         }
 445         /* Fetch host bridge internal registers address */
 446         if (of_address_to_resource(np, 3, &rsrc_reg)) {
 447                 printk(KERN_ERR "%s: Can't get PCI-X internal register base !",
 448                        np->full_name);
 449                 return;
 450         }
 451
 452         /* Check if it supports large PIMs (440GX) */
 453         if (of_get_property(np, "large-inbound-windows", NULL))
 454                 big_pim = 1;
 455
 456         /* Check if we should enable MSIs inbound hole */
 457         if (of_get_property(np, "enable-msi-hole", NULL))
 458                 msi = 1;
 459
 460         /* Check if primary bridge */
 461         if (of_get_property(np, "primary", NULL))
 462                 primary = 1;
 463
 464         /* Get bus range if any */
 465         bus_range = of_get_property(np, "bus-range", NULL);
 466
 467         /* Map registers */
 468         reg = ioremap(rsrc_reg.start, rsrc_reg.end + 1 - rsrc_reg.start);
 469         if (reg == NULL) {
 470                 printk(KERN_ERR "%s: Can't map registers !", np->full_name);
 471                 goto fail;
 472         }
 473
 474         /* Allocate the host controller data structure */
 475         hose = pcibios_alloc_controller(np);
 476         if (!hose)
 477                 goto fail;
 478
 479         hose->first_busno = bus_range ? bus_range[0] : 0x0;
 480         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 481
 482         /* Setup config space */
 483         setup_indirect_pci(hose, rsrc_cfg.start, rsrc_cfg.start + 0x4, 0);
 484
 485         /* Disable all windows */
 486         writel(0, reg + PCIX0_POM0SA);
 487         writel(0, reg + PCIX0_POM1SA);
 488         writel(0, reg + PCIX0_POM2SA);
 489         writel(0, reg + PCIX0_PIM0SA);
 490         writel(0, reg + PCIX0_PIM1SA);
 491         writel(0, reg + PCIX0_PIM2SA);
 492         if (big_pim) {
 493                 writel(0, reg + PCIX0_PIM0SAH);
 494                 writel(0, reg + PCIX0_PIM2SAH);
 495         }
 496
 497         /* Parse outbound mapping resources */
 498         pci_process_bridge_OF_ranges(hose, np, primary);
 499
 500         /* Parse inbound mapping resources */
 501         if (ppc4xx_parse_dma_ranges(hose, reg, &dma_window) != 0)
 502                 goto fail;
 503
 504         /* Configure outbound ranges POMs */
 505         ppc4xx_configure_pcix_POMs(hose, reg);
 506
 507         /* Configure inbound ranges PIMs */
 508         ppc4xx_configure_pcix_PIMs(hose, reg, &dma_window, big_pim, msi);
 509
 510         /* We don't need the registers anymore */
 511         iounmap(reg);
 512         return;
 513
 514  fail:
 515         if (hose)
 516                 pcibios_free_controller(hose);
 517         if (reg)
 518                 iounmap(reg);
 519 }
 520
 521 #ifdef CONFIG_PPC4xx_PCI_EXPRESS
 522
 523 /*
 524  * 4xx PCI-Express part
 525  *
 526  * We support 3 parts currently based on the compatible property:
 527  *
 528  * ibm,plb-pciex-440spe
 529  * ibm,plb-pciex-405ex
 530  * ibm,plb-pciex-460ex
 531  *
 532  * Anything else will be rejected for now as they are all subtly
 533  * different unfortunately.
 534  *
 535  */
 536
 537 #define MAX_PCIE_BUS_MAPPED     0x40
 538
 539 struct ppc4xx_pciex_port
 540 {
 541         struct pci_controller   *hose;
 542         struct device_node      *node;
 543         unsigned int            index;
 544         int                     endpoint;
 545         int                     link;
 546         int                     has_ibpre;
 547         unsigned int            sdr_base;
 548         dcr_host_t              dcrs;
 549         struct resource         cfg_space;
 550         struct resource         utl_regs;
 551         void __iomem            *utl_base;
 552 };
 553
 554 static struct ppc4xx_pciex_port *ppc4xx_pciex_ports;
 555 static unsigned int ppc4xx_pciex_port_count;
 556
 557 struct ppc4xx_pciex_hwops
 558 {
 559         int (*core_init)(struct device_node *np);
 560         int (*port_init_hw)(struct ppc4xx_pciex_port *port);
 561         int (*setup_utl)(struct ppc4xx_pciex_port *port);
 562 };
 563
 564 static struct ppc4xx_pciex_hwops *ppc4xx_pciex_hwops;
 565
 566 #ifdef CONFIG_44x
 567
 568 /* Check various reset bits of the 440SPe PCIe core */
 569 static int __init ppc440spe_pciex_check_reset(struct device_node *np)
 570 {
 571         u32 valPE0, valPE1, valPE2;
 572         int err = 0;
 573
 574         /* SDR0_PEGPLLLCT1 reset */
 575         if (!(mfdcri(SDR0, PESDR0_PLLLCT1) & 0x01000000)) {
 576                 /*
 577                  * the PCIe core was probably already initialised
 578                  * by firmware - let's re-reset RCSSET regs
 579                  *
 580                  * -- Shouldn't we also re-reset the whole thing ? -- BenH
 581                  */
 582                 pr_debug("PCIE: SDR0_PLLLCT1 already reset.\n");
 583                 mtdcri(SDR0, PESDR0_440SPE_RCSSET, 0x01010000);
 584                 mtdcri(SDR0, PESDR1_440SPE_RCSSET, 0x01010000);
 585                 mtdcri(SDR0, PESDR2_440SPE_RCSSET, 0x01010000);
 586         }
 587
 588         valPE0 = mfdcri(SDR0, PESDR0_440SPE_RCSSET);
 589         valPE1 = mfdcri(SDR0, PESDR1_440SPE_RCSSET);
 590         valPE2 = mfdcri(SDR0, PESDR2_440SPE_RCSSET);
 591
 592         /* SDR0_PExRCSSET rstgu */
 593         if (!(valPE0 & 0x01000000) ||
 594             !(valPE1 & 0x01000000) ||
 595             !(valPE2 & 0x01000000)) {
 596                 printk(KERN_INFO "PCIE: SDR0_PExRCSSET rstgu error\n");
 597                 err = -1;
 598         }
 599
 600         /* SDR0_PExRCSSET rstdl */
 601         if (!(valPE0 & 0x00010000) ||
 602             !(valPE1 & 0x00010000) ||
 603             !(valPE2 & 0x00010000)) {
 604                 printk(KERN_INFO "PCIE: SDR0_PExRCSSET rstdl error\n");
 605                 err = -1;
 606         }
 607
 608         /* SDR0_PExRCSSET rstpyn */
 609         if ((valPE0 & 0x00001000) ||
 610             (valPE1 & 0x00001000) ||
 611             (valPE2 & 0x00001000)) {
 612                 printk(KERN_INFO "PCIE: SDR0_PExRCSSET rstpyn error\n");
 613                 err = -1;
 614         }
 615
 616         /* SDR0_PExRCSSET hldplb */
 617         if ((valPE0 & 0x10000000) ||
 618             (valPE1 & 0x10000000) ||
 619             (valPE2 & 0x10000000)) {
 620                 printk(KERN_INFO "PCIE: SDR0_PExRCSSET hldplb error\n");
 621                 err = -1;
 622         }
 623
 624         /* SDR0_PExRCSSET rdy */
 625         if ((valPE0 & 0x00100000) ||
 626             (valPE1 & 0x00100000) ||
 627             (valPE2 & 0x00100000)) {
 628                 printk(KERN_INFO "PCIE: SDR0_PExRCSSET rdy error\n");
 629                 err = -1;
 630         }
 631
 632         /* SDR0_PExRCSSET shutdown */
 633         if ((valPE0 & 0x00000100) ||
 634             (valPE1 & 0x00000100) ||
 635             (valPE2 & 0x00000100)) {
 636                 printk(KERN_INFO "PCIE: SDR0_PExRCSSET shutdown error\n");
 637                 err = -1;
 638         }
 639
 640         return err;
 641 }
 642
 643 /* Global PCIe core initializations for 440SPe core */
 644 static int __init ppc440spe_pciex_core_init(struct device_node *np)
 645 {
 646         int time_out = 20;
 647
 648         /* Set PLL clock receiver to LVPECL */
 649         mtdcri(SDR0, PESDR0_PLLLCT1, mfdcri(SDR0, PESDR0_PLLLCT1) | 1 << 28);
 650
 651         /* Shouldn't we do all the calibration stuff etc... here ? */
 652         if (ppc440spe_pciex_check_reset(np))
 653                 return -ENXIO;
 654
 655         if (!(mfdcri(SDR0, PESDR0_PLLLCT2) & 0x10000)) {
 656                 printk(KERN_INFO "PCIE: PESDR_PLLCT2 resistance calibration "
 657                        "failed (0x%08x)\n",
 658                        mfdcri(SDR0, PESDR0_PLLLCT2));
 659                 return -1;
 660         }
 661
 662         /* De-assert reset of PCIe PLL, wait for lock */
 663         mtdcri(SDR0, PESDR0_PLLLCT1,
 664                mfdcri(SDR0, PESDR0_PLLLCT1) & ~(1 << 24));
 665         udelay(3);
 666
 667         while (time_out) {
 668                 if (!(mfdcri(SDR0, PESDR0_PLLLCT3) & 0x10000000)) {
 669                         time_out--;
 670                         udelay(1);
 671                 } else
 672                         break;
 673         }
 674         if (!time_out) {
 675                 printk(KERN_INFO "PCIE: VCO output not locked\n");
 676                 return -1;
 677         }
 678
 679         pr_debug("PCIE initialization OK\n");
 680
 681         return 3;
 682 }
 683
 684 static int ppc440spe_pciex_init_port_hw(struct ppc4xx_pciex_port *port)
 685 {
 686         u32 val = 1 << 24;
 687
 688         if (port->endpoint)
 689                 val = PTYPE_LEGACY_ENDPOINT << 20;
 690         else
 691                 val = PTYPE_ROOT_PORT << 20;
 692
 693         if (port->index == 0)
 694                 val |= LNKW_X8 << 12;
 695         else
 696                 val |= LNKW_X4 << 12;
 697
 698         mtdcri(SDR0, port->sdr_base + PESDRn_DLPSET, val);
 699         mtdcri(SDR0, port->sdr_base + PESDRn_UTLSET1, 0x20222222);
 700         if (ppc440spe_revA())
 701                 mtdcri(SDR0, port->sdr_base + PESDRn_UTLSET2, 0x11000000);
 702         mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL0SET1, 0x35000000);
 703         mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL1SET1, 0x35000000);
 704         mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL2SET1, 0x35000000);
 705         mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL3SET1, 0x35000000);
 706         if (port->index == 0) {
 707                 mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL4SET1,
 708                        0x35000000);
 709                 mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL5SET1,
 710                        0x35000000);
 711                 mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL6SET1,
 712                        0x35000000);
 713                 mtdcri(SDR0, port->sdr_base + PESDRn_440SPE_HSSL7SET1,
 714                        0x35000000);
 715         }
 716         val = mfdcri(SDR0, port->sdr_base + PESDRn_RCSSET);
 717         mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET,
 718                (val & ~(1 << 24 | 1 << 16)) | 1 << 12);
 719
 720         return 0;
 721 }
 722
 723 static int ppc440speA_pciex_init_port_hw(struct ppc4xx_pciex_port *port)
 724 {
 725         return ppc440spe_pciex_init_port_hw(port);
 726 }
 727
 728 static int ppc440speB_pciex_init_port_hw(struct ppc4xx_pciex_port *port)
 729 {
 730         int rc = ppc440spe_pciex_init_port_hw(port);
 731
 732         port->has_ibpre = 1;
 733
 734         return rc;
 735 }
 736
 737 static int ppc440speA_pciex_init_utl(struct ppc4xx_pciex_port *port)
 738 {
 739         /* XXX Check what that value means... I hate magic */
 740         dcr_write(port->dcrs, DCRO_PEGPL_SPECIAL, 0x68782800);
 741
 742         /*
 743          * Set buffer allocations and then assert VRB and TXE.
 744          */
 745         out_be32(port->utl_base + PEUTL_OUTTR,   0x08000000);
 746         out_be32(port->utl_base + PEUTL_INTR,    0x02000000);
 747         out_be32(port->utl_base + PEUTL_OPDBSZ,  0x10000000);
 748         out_be32(port->utl_base + PEUTL_PBBSZ,   0x53000000);
 749         out_be32(port->utl_base + PEUTL_IPHBSZ,  0x08000000);
 750         out_be32(port->utl_base + PEUTL_IPDBSZ,  0x10000000);
 751         out_be32(port->utl_base + PEUTL_RCIRQEN, 0x00f00000);
 752         out_be32(port->utl_base + PEUTL_PCTL,    0x80800066);
 753
 754         return 0;
 755 }
 756
 757 static int ppc440speB_pciex_init_utl(struct ppc4xx_pciex_port *port)
 758 {
 759         /* Report CRS to the operating system */
 760         out_be32(port->utl_base + PEUTL_PBCTL,    0x08000000);
 761
 762         return 0;
 763 }
 764
 765 static struct ppc4xx_pciex_hwops ppc440speA_pcie_hwops __initdata =
 766 {
 767         .core_init      = ppc440spe_pciex_core_init,
 768         .port_init_hw   = ppc440speA_pciex_init_port_hw,
 769         .setup_utl      = ppc440speA_pciex_init_utl,
 770 };
 771
 772 static struct ppc4xx_pciex_hwops ppc440speB_pcie_hwops __initdata =
 773 {
 774         .core_init      = ppc440spe_pciex_core_init,
 775         .port_init_hw   = ppc440speB_pciex_init_port_hw,
 776         .setup_utl      = ppc440speB_pciex_init_utl,
 777 };
 778
 779 static int __init ppc460ex_pciex_core_init(struct device_node *np)
 780 {
 781         /* Nothing to do, return 2 ports */
 782         return 2;
 783 }
 784
 785 static int ppc460ex_pciex_init_port_hw(struct ppc4xx_pciex_port *port)
 786 {
 787         u32 val;
 788         u32 utlset1;
 789
 790         if (port->endpoint) {
 791                 val = PTYPE_LEGACY_ENDPOINT << 20;
 792                 utlset1 = 0x20222222;
 793         } else {
 794                 val = PTYPE_ROOT_PORT << 20;
 795                 utlset1 = 0x21222222;
 796         }
 797
 798         if (port->index == 0) {
 799                 val |= LNKW_X1 << 12;
 800         } else {
 801                 val |= LNKW_X4 << 12;
 802                 utlset1 |= 0x00101101;
 803         }
 804
 805         mtdcri(SDR0, port->sdr_base + PESDRn_DLPSET, val);
 806         mtdcri(SDR0, port->sdr_base + PESDRn_UTLSET1, utlset1);
 807         mtdcri(SDR0, port->sdr_base + PESDRn_UTLSET2, 0x01210000);
 808
 809         switch (port->index) {
 810         case 0:
 811                 mtdcri(SDR0, PESDR0_460EX_L0CDRCTL, 0x00003230);
 812                 mtdcri(SDR0, PESDR0_460EX_L0DRV, 0x00000136);
 813                 mtdcri(SDR0, PESDR0_460EX_L0CLK, 0x00000006);
 814
 815                 mtdcri(SDR0, PESDR0_460EX_PHY_CTL_RST,0x10000000);
 816                 break;
 817
 818         case 1:
 819                 mtdcri(SDR0, PESDR1_460EX_L0CDRCTL, 0x00003230);
 820                 mtdcri(SDR0, PESDR1_460EX_L1CDRCTL, 0x00003230);
 821                 mtdcri(SDR0, PESDR1_460EX_L2CDRCTL, 0x00003230);
 822                 mtdcri(SDR0, PESDR1_460EX_L3CDRCTL, 0x00003230);
 823                 mtdcri(SDR0, PESDR1_460EX_L0DRV, 0x00000136);
 824                 mtdcri(SDR0, PESDR1_460EX_L1DRV, 0x00000136);
 825                 mtdcri(SDR0, PESDR1_460EX_L2DRV, 0x00000136);
 826                 mtdcri(SDR0, PESDR1_460EX_L3DRV, 0x00000136);
 827                 mtdcri(SDR0, PESDR1_460EX_L0CLK, 0x00000006);
 828                 mtdcri(SDR0, PESDR1_460EX_L1CLK, 0x00000006);
 829                 mtdcri(SDR0, PESDR1_460EX_L2CLK, 0x00000006);
 830                 mtdcri(SDR0, PESDR1_460EX_L3CLK, 0x00000006);
 831
 832                 mtdcri(SDR0, PESDR1_460EX_PHY_CTL_RST,0x10000000);
 833                 break;
 834         }
 835
 836         mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET,
 837                mfdcri(SDR0, port->sdr_base + PESDRn_RCSSET) |
 838                (PESDRx_RCSSET_RSTGU | PESDRx_RCSSET_RSTPYN));
 839
 840         /* Poll for PHY reset */
 841         /* XXX FIXME add timeout */
 842         switch (port->index) {
 843         case 0:
 844                 while (!(mfdcri(SDR0, PESDR0_460EX_RSTSTA) & 0x1))
 845                         udelay(10);
 846                 break;
 847         case 1:
 848                 while (!(mfdcri(SDR0, PESDR1_460EX_RSTSTA) & 0x1))
 849                         udelay(10);
 850                 break;
 851         }
 852
 853         mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET,
 854                (mfdcri(SDR0, port->sdr_base + PESDRn_RCSSET) &
 855                 ~(PESDRx_RCSSET_RSTGU | PESDRx_RCSSET_RSTDL)) |
 856                PESDRx_RCSSET_RSTPYN);
 857
 858         port->has_ibpre = 1;
 859
 860         return 0;
 861 }
 862
 863 static int ppc460ex_pciex_init_utl(struct ppc4xx_pciex_port *port)
 864 {
 865         dcr_write(port->dcrs, DCRO_PEGPL_SPECIAL, 0x0);
 866
 867         /*
 868          * Set buffer allocations and then assert VRB and TXE.
 869          */
 870         out_be32(port->utl_base + PEUTL_PBCTL,  0x0800000c);
 871         out_be32(port->utl_base + PEUTL_OUTTR,  0x08000000);
 872         out_be32(port->utl_base + PEUTL_INTR,   0x02000000);
 873         out_be32(port->utl_base + PEUTL_OPDBSZ, 0x04000000);
 874         out_be32(port->utl_base + PEUTL_PBBSZ,  0x00000000);
 875         out_be32(port->utl_base + PEUTL_IPHBSZ, 0x02000000);
 876         out_be32(port->utl_base + PEUTL_IPDBSZ, 0x04000000);
 877         out_be32(port->utl_base + PEUTL_RCIRQEN,0x00f00000);
 878         out_be32(port->utl_base + PEUTL_PCTL,   0x80800066);
 879
 880         return 0;
 881 }
 882
 883 static struct ppc4xx_pciex_hwops ppc460ex_pcie_hwops __initdata =
 884 {
 885         .core_init      = ppc460ex_pciex_core_init,
 886         .port_init_hw   = ppc460ex_pciex_init_port_hw,
 887         .setup_utl      = ppc460ex_pciex_init_utl,
 888 };
 889
 890 #endif /* CONFIG_44x */
 891
 892 #ifdef CONFIG_40x
 893
 894 static int __init ppc405ex_pciex_core_init(struct device_node *np)
 895 {
 896         /* Nothing to do, return 2 ports */
 897         return 2;
 898 }
 899
 900 static void ppc405ex_pcie_phy_reset(struct ppc4xx_pciex_port *port)
 901 {
 902         /* Assert the PE0_PHY reset */
 903         mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET, 0x01010000);
 904         msleep(1);
 905
 906         /* deassert the PE0_hotreset */
 907         if (port->endpoint)
 908                 mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET, 0x01111000);
 909         else
 910                 mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET, 0x01101000);
 911
 912         /* poll for phy !reset */
 913         /* XXX FIXME add timeout */
 914         while (!(mfdcri(SDR0, port->sdr_base + PESDRn_405EX_PHYSTA) & 0x00001000))
 915                 ;
 916
 917         /* deassert the PE0_gpl_utl_reset */
 918         mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET, 0x00101000);
 919 }
 920
 921 static int ppc405ex_pciex_init_port_hw(struct ppc4xx_pciex_port *port)
 922 {
 923         u32 val;
 924
 925         if (port->endpoint)
 926                 val = PTYPE_LEGACY_ENDPOINT;
 927         else
 928                 val = PTYPE_ROOT_PORT;
 929
 930         mtdcri(SDR0, port->sdr_base + PESDRn_DLPSET,
 931                1 << 24 | val << 20 | LNKW_X1 << 12);
 932
 933         mtdcri(SDR0, port->sdr_base + PESDRn_UTLSET1, 0x00000000);
 934         mtdcri(SDR0, port->sdr_base + PESDRn_UTLSET2, 0x01010000);
 935         mtdcri(SDR0, port->sdr_base + PESDRn_405EX_PHYSET1, 0x720F0000);
 936         mtdcri(SDR0, port->sdr_base + PESDRn_405EX_PHYSET2, 0x70600003);
 937
 938         /*
 939          * Only reset the PHY when no link is currently established.
 940          * This is for the Atheros PCIe board which has problems to establish
 941          * the link (again) after this PHY reset. All other currently tested
 942          * PCIe boards don't show this problem.
 943          * This has to be re-tested and fixed in a later release!
 944          */
 945 #if 0 /* XXX FIXME: Not resetting the PHY will leave all resources
 946        * configured as done previously by U-Boot. Then Linux will currently
 947        * not reassign them. So the PHY reset is now done always. This will
 948        * lead to problems with the Atheros PCIe board again.
 949        */
 950         val = mfdcri(SDR0, port->sdr_base + PESDRn_LOOP);
 951         if (!(val & 0x00001000))
 952                 ppc405ex_pcie_phy_reset(port);
 953 #else
 954         ppc405ex_pcie_phy_reset(port);
 955 #endif
 956
 957         dcr_write(port->dcrs, DCRO_PEGPL_CFG, 0x10000000);  /* guarded on */
 958
 959         port->has_ibpre = 1;
 960
 961         return 0;
 962 }
 963
 964 static int ppc405ex_pciex_init_utl(struct ppc4xx_pciex_port *port)
 965 {
 966         dcr_write(port->dcrs, DCRO_PEGPL_SPECIAL, 0x0);
 967
 968         /*
 969          * Set buffer allocations and then assert VRB and TXE.
 970          */
 971         out_be32(port->utl_base + PEUTL_OUTTR,   0x02000000);
 972         out_be32(port->utl_base + PEUTL_INTR,    0x02000000);
 973         out_be32(port->utl_base + PEUTL_OPDBSZ,  0x04000000);
 974         out_be32(port->utl_base + PEUTL_PBBSZ,   0x21000000);
 975         out_be32(port->utl_base + PEUTL_IPHBSZ,  0x02000000);
 976         out_be32(port->utl_base + PEUTL_IPDBSZ,  0x04000000);
 977         out_be32(port->utl_base + PEUTL_RCIRQEN, 0x00f00000);
 978         out_be32(port->utl_base + PEUTL_PCTL,    0x80800066);
 979
 980         out_be32(port->utl_base + PEUTL_PBCTL,   0x08000000);
 981
 982         return 0;
 983 }
 984
 985 static struct ppc4xx_pciex_hwops ppc405ex_pcie_hwops __initdata =
 986 {
 987         .core_init      = ppc405ex_pciex_core_init,
 988         .port_init_hw   = ppc405ex_pciex_init_port_hw,
 989         .setup_utl      = ppc405ex_pciex_init_utl,
 990 };
 991
 992 #endif /* CONFIG_40x */
 993
 994
 995 /* Check that the core has been initied and if not, do it */
 996 static int __init ppc4xx_pciex_check_core_init(struct device_node *np)
 997 {
 998         static int core_init;
 999         int count = -ENODEV;
1000
1001         if (core_init++)
1002                 return 0;
1003
1004 #ifdef CONFIG_44x
1005         if (of_device_is_compatible(np, "ibm,plb-pciex-440spe")) {
1006                 if (ppc440spe_revA())
1007                         ppc4xx_pciex_hwops = &ppc440speA_pcie_hwops;
1008                 else
1009                         ppc4xx_pciex_hwops = &ppc440speB_pcie_hwops;
1010         }
1011         if (of_device_is_compatible(np, "ibm,plb-pciex-460ex"))
1012                 ppc4xx_pciex_hwops = &ppc460ex_pcie_hwops;
1013 #endif /* CONFIG_44x    */
1014 #ifdef CONFIG_40x
1015         if (of_device_is_compatible(np, "ibm,plb-pciex-405ex"))
1016                 ppc4xx_pciex_hwops = &ppc405ex_pcie_hwops;
1017 #endif
1018         if (ppc4xx_pciex_hwops == NULL) {
1019                 printk(KERN_WARNING "PCIE: unknown host type %s\n",
1020                        np->full_name);
1021                 return -ENODEV;
1022         }
1023
1024         count = ppc4xx_pciex_hwops->core_init(np);
1025         if (count > 0) {
1026                 ppc4xx_pciex_ports =
1027                        kzalloc(count * sizeof(struct ppc4xx_pciex_port),
1028                                GFP_KERNEL);
1029                 if (ppc4xx_pciex_ports) {
1030                         ppc4xx_pciex_port_count = count;
1031                         return 0;
1032                 }
1033                 printk(KERN_WARNING "PCIE: failed to allocate ports array\n");
1034                 return -ENOMEM;
1035         }
1036         return -ENODEV;
1037 }
1038
1039 static void __init ppc4xx_pciex_port_init_mapping(struct ppc4xx_pciex_port *port)
1040 {
1041         /* We map PCI Express configuration based on the reg property */
1042         dcr_write(port->dcrs, DCRO_PEGPL_CFGBAH,
1043                   RES_TO_U32_HIGH(port->cfg_space.start));
1044         dcr_write(port->dcrs, DCRO_PEGPL_CFGBAL,
1045                   RES_TO_U32_LOW(port->cfg_space.start));
1046
1047         /* XXX FIXME: Use size from reg property. For now, map 512M */
1048         dcr_write(port->dcrs, DCRO_PEGPL_CFGMSK, 0xe0000001);
1049
1050         /* We map UTL registers based on the reg property */
1051         dcr_write(port->dcrs, DCRO_PEGPL_REGBAH,
1052                   RES_TO_U32_HIGH(port->utl_regs.start));
1053         dcr_write(port->dcrs, DCRO_PEGPL_REGBAL,
1054                   RES_TO_U32_LOW(port->utl_regs.start));
1055
1056         /* XXX FIXME: Use size from reg property */
1057         dcr_write(port->dcrs, DCRO_PEGPL_REGMSK, 0x00007001);
1058
1059         /* Disable all other outbound windows */
1060         dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKL, 0);
1061         dcr_write(port->dcrs, DCRO_PEGPL_OMR2MSKL, 0);
1062         dcr_write(port->dcrs, DCRO_PEGPL_OMR3MSKL, 0);
1063         dcr_write(port->dcrs, DCRO_PEGPL_MSGMSK, 0);
1064 }
1065
1066 static int __init ppc4xx_pciex_wait_on_sdr(struct ppc4xx_pciex_port *port,
1067                                            unsigned int sdr_offset,
1068                                            unsigned int mask,
1069                                            unsigned int value,
1070                                            int timeout_ms)
1071 {
1072         u32 val;
1073
1074         while(timeout_ms--) {
1075                 val = mfdcri(SDR0, port->sdr_base + sdr_offset);
1076                 if ((val & mask) == value) {
1077                         pr_debug("PCIE%d: Wait on SDR %x success with tm %d (%08x)\n",
1078                                  port->index, sdr_offset, timeout_ms, val);
1079                         return 0;
1080                 }
1081                 msleep(1);
1082         }
1083         return -1;
1084 }
1085
1086 static int __init ppc4xx_pciex_port_init(struct ppc4xx_pciex_port *port)
1087 {
1088         int rc = 0;
1089
1090         /* Init HW */
1091         if (ppc4xx_pciex_hwops->port_init_hw)
1092                 rc = ppc4xx_pciex_hwops->port_init_hw(port);
1093         if (rc != 0)
1094                 return rc;
1095
1096         printk(KERN_INFO "PCIE%d: Checking link...\n",
1097                port->index);
1098
1099         /* Wait for reset to complete */
1100         if (ppc4xx_pciex_wait_on_sdr(port, PESDRn_RCSSTS, 1 << 20, 0, 10)) {
1101                 printk(KERN_WARNING "PCIE%d: PGRST failed\n",
1102                        port->index);
1103                 return -1;
1104         }
1105
1106         /* Check for card presence detect if supported, if not, just wait for
1107          * link unconditionally.
1108          *
1109          * note that we don't fail if there is no link, we just filter out
1110          * config space accesses. That way, it will be easier to implement
1111          * hotplug later on.
1112          */
1113         if (!port->has_ibpre ||
1114             !ppc4xx_pciex_wait_on_sdr(port, PESDRn_LOOP,
1115                                       1 << 28, 1 << 28, 100)) {
1116                 printk(KERN_INFO
1117                        "PCIE%d: Device detected, waiting for link...\n",
1118                        port->index);
1119                 if (ppc4xx_pciex_wait_on_sdr(port, PESDRn_LOOP,
1120                                              0x1000, 0x1000, 2000))
1121                         printk(KERN_WARNING
1122                                "PCIE%d: Link up failed\n", port->index);
1123                 else {
1124                         printk(KERN_INFO
1125                                "PCIE%d: link is up !\n", port->index);
1126                         port->link = 1;
1127                 }
1128         } else
1129                 printk(KERN_INFO "PCIE%d: No device detected.\n", port->index);
1130
1131         /*
1132          * Initialize mapping: disable all regions and configure
1133          * CFG and REG regions based on resources in the device tree
1134          */
1135         ppc4xx_pciex_port_init_mapping(port);
1136
1137         /*
1138          * Map UTL
1139          */
1140         port->utl_base = ioremap(port->utl_regs.start, 0x100);
1141         BUG_ON(port->utl_base == NULL);
1142
1143         /*
1144          * Setup UTL registers --BenH.
1145          */
1146         if (ppc4xx_pciex_hwops->setup_utl)
1147                 ppc4xx_pciex_hwops->setup_utl(port);
1148
1149         /*
1150          * Check for VC0 active and assert RDY.
1151          */
1152         if (port->link &&
1153             ppc4xx_pciex_wait_on_sdr(port, PESDRn_RCSSTS,
1154                                      1 << 16, 1 << 16, 5000)) {
1155                 printk(KERN_INFO "PCIE%d: VC0 not active\n", port->index);
1156                 port->link = 0;
1157         }
1158
1159         mtdcri(SDR0, port->sdr_base + PESDRn_RCSSET,
1160                mfdcri(SDR0, port->sdr_base + PESDRn_RCSSET) | 1 << 20);
1161         msleep(100);
1162
1163         return 0;
1164 }
1165
1166 static int ppc4xx_pciex_validate_bdf(struct ppc4xx_pciex_port *port,
1167                                      struct pci_bus *bus,
1168                                      unsigned int devfn)
1169 {
1170         static int message;
1171
1172         /* Endpoint can not generate upstream(remote) config cycles */
1173         if (port->endpoint && bus->number != port->hose->first_busno)
1174                 return PCIBIOS_DEVICE_NOT_FOUND;
1175
1176         /* Check we are within the mapped range */
1177         if (bus->number > port->hose->last_busno) {
1178                 if (!message) {
1179                         printk(KERN_WARNING "Warning! Probing bus %u"
1180                                " out of range !\n", bus->number);
1181                         message++;
1182                 }
1183                 return PCIBIOS_DEVICE_NOT_FOUND;
1184         }
1185
1186         /* The root complex has only one device / function */
1187         if (bus->number == port->hose->first_busno && devfn != 0)
1188                 return PCIBIOS_DEVICE_NOT_FOUND;
1189
1190         /* The other side of the RC has only one device as well */
1191         if (bus->number == (port->hose->first_busno + 1) &&
1192             PCI_SLOT(devfn) != 0)
1193                 return PCIBIOS_DEVICE_NOT_FOUND;
1194
1195         /* Check if we have a link */
1196         if ((bus->number != port->hose->first_busno) && !port->link)
1197                 return PCIBIOS_DEVICE_NOT_FOUND;
1198
1199         return 0;
1200 }
1201
1202 static void __iomem *ppc4xx_pciex_get_config_base(struct ppc4xx_pciex_port *port,
1203                                                   struct pci_bus *bus,
1204                                                   unsigned int devfn)
1205 {
1206         int relbus;
1207
1208         /* Remove the casts when we finally remove the stupid volatile
1209          * in struct pci_controller
1210          */
1211         if (bus->number == port->hose->first_busno)
1212                 return (void __iomem *)port->hose->cfg_addr;
1213
1214         relbus = bus->number - (port->hose->first_busno + 1);
1215         return (void __iomem *)port->hose->cfg_data +
1216                 ((relbus  << 20) | (devfn << 12));
1217 }
1218
1219 static int ppc4xx_pciex_read_config(struct pci_bus *bus, unsigned int devfn,
1220                                     int offset, int len, u32 *val)
1221 {
1222         struct pci_controller *hose = (struct pci_controller *) bus->sysdata;
1223         struct ppc4xx_pciex_port *port =
1224                 &ppc4xx_pciex_ports[hose->indirect_type];
1225         void __iomem *addr;
1226         u32 gpl_cfg;
1227
1228         BUG_ON(hose != port->hose);
1229
1230         if (ppc4xx_pciex_validate_bdf(port, bus, devfn) != 0)
1231                 return PCIBIOS_DEVICE_NOT_FOUND;
1232
1233         addr = ppc4xx_pciex_get_config_base(port, bus, devfn);
1234
1235         /*
1236          * Reading from configuration space of non-existing device can
1237          * generate transaction errors. For the read duration we suppress
1238          * assertion of machine check exceptions to avoid those.
1239          */
1240         gpl_cfg = dcr_read(port->dcrs, DCRO_PEGPL_CFG);
1241         dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg | GPL_DMER_MASK_DISA);
1242
1243         /* Make sure no CRS is recorded */
1244         out_be32(port->utl_base + PEUTL_RCSTA, 0x00040000);
1245
1246         switch (len) {
1247         case 1:
1248                 *val = in_8((u8 *)(addr + offset));
1249                 break;
1250         case 2:
1251                 *val = in_le16((u16 *)(addr + offset));
1252                 break;
1253         default:
1254                 *val = in_le32((u32 *)(addr + offset));
1255                 break;
1256         }
1257
1258         pr_debug("pcie-config-read: bus=%3d [%3d..%3d] devfn=0x%04x"
1259                  " offset=0x%04x len=%d, addr=0x%p val=0x%08x\n",
1260                  bus->number, hose->first_busno, hose->last_busno,
1261                  devfn, offset, len, addr + offset, *val);
1262
1263         /* Check for CRS (440SPe rev B does that for us but heh ..) */
1264         if (in_be32(port->utl_base + PEUTL_RCSTA) & 0x00040000) {
1265                 pr_debug("Got CRS !\n");
1266                 if (len != 4 || offset != 0)
1267                         return PCIBIOS_DEVICE_NOT_FOUND;
1268                 *val = 0xffff0001;
1269         }
1270
1271         dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg);
1272
1273         return PCIBIOS_SUCCESSFUL;
1274 }
1275
1276 static int ppc4xx_pciex_write_config(struct pci_bus *bus, unsigned int devfn,
1277                                      int offset, int len, u32 val)
1278 {
1279         struct pci_controller *hose = (struct pci_controller *) bus->sysdata;
1280         struct ppc4xx_pciex_port *port =
1281                 &ppc4xx_pciex_ports[hose->indirect_type];
1282         void __iomem *addr;
1283         u32 gpl_cfg;
1284
1285         if (ppc4xx_pciex_validate_bdf(port, bus, devfn) != 0)
1286                 return PCIBIOS_DEVICE_NOT_FOUND;
1287
1288         addr = ppc4xx_pciex_get_config_base(port, bus, devfn);
1289
1290         /*
1291          * Reading from configuration space of non-existing device can
1292          * generate transaction errors. For the read duration we suppress
1293          * assertion of machine check exceptions to avoid those.
1294          */
1295         gpl_cfg = dcr_read(port->dcrs, DCRO_PEGPL_CFG);
1296         dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg | GPL_DMER_MASK_DISA);
1297
1298         pr_debug("pcie-config-write: bus=%3d [%3d..%3d] devfn=0x%04x"
1299                  " offset=0x%04x len=%d, addr=0x%p val=0x%08x\n",
1300                  bus->number, hose->first_busno, hose->last_busno,
1301                  devfn, offset, len, addr + offset, val);
1302
1303         switch (len) {
1304         case 1:
1305                 out_8((u8 *)(addr + offset), val);
1306                 break;
1307         case 2:
1308                 out_le16((u16 *)(addr + offset), val);
1309                 break;
1310         default:
1311                 out_le32((u32 *)(addr + offset), val);
1312                 break;
1313         }
1314
1315         dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg);
1316
1317         return PCIBIOS_SUCCESSFUL;
1318 }
1319
1320 static struct pci_ops ppc4xx_pciex_pci_ops =
1321 {
1322         .read  = ppc4xx_pciex_read_config,
1323         .write = ppc4xx_pciex_write_config,
1324 };
1325
1326 static void __init ppc4xx_configure_pciex_POMs(struct ppc4xx_pciex_port *port,
1327                                                struct pci_controller *hose,
1328                                                void __iomem *mbase)
1329 {
1330         u32 lah, lal, pciah, pcial, sa;
1331         int i, j;
1332
1333         /* Setup outbound memory windows */
1334         for (i = j = 0; i < 3; i++) {
1335                 struct resource *res = &hose->mem_resources[i];
1336
1337                 /* we only care about memory windows */
1338                 if (!(res->flags & IORESOURCE_MEM))
1339                         continue;
1340                 if (j > 1) {
1341                         printk(KERN_WARNING "%s: Too many ranges\n",
1342                                port->node->full_name);
1343                         break;
1344                 }
1345
1346                 /* Calculate register values */
1347                 lah = RES_TO_U32_HIGH(res->start);
1348                 lal = RES_TO_U32_LOW(res->start);
1349                 pciah = RES_TO_U32_HIGH(res->start - hose->pci_mem_offset);
1350                 pcial = RES_TO_U32_LOW(res->start - hose->pci_mem_offset);
1351                 sa = res->end + 1 - res->start;
1352                 if (!is_power_of_2(sa) || sa < 0x100000 ||
1353                     sa > 0xffffffffu) {
1354                         printk(KERN_WARNING "%s: Resource out of range\n",
1355                                port->node->full_name);
1356                         continue;
1357                 }
1358                 sa = (0xffffffffu << ilog2(sa)) | 0x1;
1359
1360                 /* Program register values */
1361                 switch (j) {
1362                 case 0:
1363                         out_le32(mbase + PECFG_POM0LAH, pciah);
1364                         out_le32(mbase + PECFG_POM0LAL, pcial);
1365                         dcr_write(port->dcrs, DCRO_PEGPL_OMR1BAH, lah);
1366                         dcr_write(port->dcrs, DCRO_PEGPL_OMR1BAL, lal);
1367                         dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKH, 0x7fffffff);
1368                         dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKL, sa | 3);
1369                         break;
1370                 case 1:
1371                         out_le32(mbase + PECFG_POM1LAH, pciah);
1372                         out_le32(mbase + PECFG_POM1LAL, pcial);
1373                         dcr_write(port->dcrs, DCRO_PEGPL_OMR2BAH, lah);
1374                         dcr_write(port->dcrs, DCRO_PEGPL_OMR2BAL, lal);
1375                         dcr_write(port->dcrs, DCRO_PEGPL_OMR2MSKH, 0x7fffffff);
1376                         dcr_write(port->dcrs, DCRO_PEGPL_OMR2MSKL, sa | 3);
1377                         break;
1378                 }
1379                 j++;
1380         }
1381
1382         /* Configure IO, always 64K starting at 0 */
1383         if (hose->io_resource.flags & IORESOURCE_IO) {
1384                 lah = RES_TO_U32_HIGH(hose->io_base_phys);
1385                 lal = RES_TO_U32_LOW(hose->io_base_phys);
1386                 out_le32(mbase + PECFG_POM2LAH, 0);
1387                 out_le32(mbase + PECFG_POM2LAL, 0);
1388                 dcr_write(port->dcrs, DCRO_PEGPL_OMR3BAH, lah);
1389                 dcr_write(port->dcrs, DCRO_PEGPL_OMR3BAL, lal);
1390                 dcr_write(port->dcrs, DCRO_PEGPL_OMR3MSKH, 0x7fffffff);
1391                 dcr_write(port->dcrs, DCRO_PEGPL_OMR3MSKL, 0xffff0000 | 3);
1392         }
1393 }
1394
1395 static void __init ppc4xx_configure_pciex_PIMs(struct ppc4xx_pciex_port *port,
1396                                                struct pci_controller *hose,
1397                                                void __iomem *mbase,
1398                                                struct resource *res)
1399 {
1400         resource_size_t size = res->end - res->start + 1;
1401         u64 sa;
1402
1403         /* Calculate window size */
1404         sa = (0xffffffffffffffffull << ilog2(size));;
1405         if (res->flags & IORESOURCE_PREFETCH)
1406                 sa |= 0x8;
1407
1408         out_le32(mbase + PECFG_BAR0HMPA, RES_TO_U32_HIGH(sa));
1409         out_le32(mbase + PECFG_BAR0LMPA, RES_TO_U32_LOW(sa));
1410
1411         /* The setup of the split looks weird to me ... let's see if it works */
1412         out_le32(mbase + PECFG_PIM0LAL, 0x00000000);
1413         out_le32(mbase + PECFG_PIM0LAH, 0x00000000);
1414         out_le32(mbase + PECFG_PIM1LAL, 0x00000000);
1415         out_le32(mbase + PECFG_PIM1LAH, 0x00000000);
1416         out_le32(mbase + PECFG_PIM01SAH, 0xffff0000);
1417         out_le32(mbase + PECFG_PIM01SAL, 0x00000000);
1418
1419         /* Enable inbound mapping */
1420         out_le32(mbase + PECFG_PIMEN, 0x1);
1421
1422         out_le32(mbase + PCI_BASE_ADDRESS_0, RES_TO_U32_LOW(res->start));
1423         out_le32(mbase + PCI_BASE_ADDRESS_1, RES_TO_U32_HIGH(res->start));
1424
1425         /* Enable I/O, Mem, and Busmaster cycles */
1426         out_le16(mbase + PCI_COMMAND,
1427                  in_le16(mbase + PCI_COMMAND) |
1428                  PCI_COMMAND_IO | PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
1429 }
1430
1431 static void __init ppc4xx_pciex_port_setup_hose(struct ppc4xx_pciex_port *port)
1432 {
1433         struct resource dma_window;
1434         struct pci_controller *hose = NULL;
1435         const int *bus_range;
1436         int primary = 0, busses;
1437         void __iomem *mbase = NULL, *cfg_data = NULL;
1438
1439         /* XXX FIXME: Handle endpoint mode properly */
1440         if (port->endpoint) {
1441                 printk(KERN_WARNING "PCIE%d: Port in endpoint mode !\n",
1442                        port->index);
1443                 return;
1444         }
1445
1446         /* Check if primary bridge */
1447         if (of_get_property(port->node, "primary", NULL))
1448                 primary = 1;
1449
1450         /* Get bus range if any */
1451         bus_range = of_get_property(port->node, "bus-range", NULL);
1452
1453         /* Allocate the host controller data structure */
1454         hose = pcibios_alloc_controller(port->node);
1455         if (!hose)
1456                 goto fail;
1457
1458         /* We stick the port number in "indirect_type" so the config space
1459          * ops can retrieve the port data structure easily
1460          */
1461         hose->indirect_type = port->index;
1462
1463         /* Get bus range */
1464         hose->first_busno = bus_range ? bus_range[0] : 0x0;
1465         hose->last_busno = bus_range ? bus_range[1] : 0xff;
1466
1467         /* Because of how big mapping the config space is (1M per bus), we
1468          * limit how many busses we support. In the long run, we could replace
1469          * that with something akin to kmap_atomic instead. We set aside 1 bus
1470          * for the host itself too.
1471          */
1472         busses = hose->last_busno - hose->first_busno; /* This is off by 1 */
1473         if (busses > MAX_PCIE_BUS_MAPPED) {
1474                 busses = MAX_PCIE_BUS_MAPPED;
1475                 hose->last_busno = hose->first_busno + busses;
1476         }
1477
1478         /* We map the external config space in cfg_data and the host config
1479          * space in cfg_addr. External space is 1M per bus, internal space
1480          * is 4K
1481          */
1482         cfg_data = ioremap(port->cfg_space.start +
1483                                  (hose->first_busno + 1) * 0x100000,
1484                                  busses * 0x100000);
1485         mbase = ioremap(port->cfg_space.start + 0x10000000, 0x1000);
1486         if (cfg_data == NULL || mbase == NULL) {
1487                 printk(KERN_ERR "%s: Can't map config space !",
1488                        port->node->full_name);
1489                 goto fail;
1490         }
1491
1492         hose->cfg_data = cfg_data;
1493         hose->cfg_addr = mbase;
1494
1495         pr_debug("PCIE %s, bus %d..%d\n", port->node->full_name,
1496                  hose->first_busno, hose->last_busno);
1497         pr_debug("     config space mapped at: root @0x%p, other @0x%p\n",
1498                  hose->cfg_addr, hose->cfg_data);
1499
1500         /* Setup config space */
1501         hose->ops = &ppc4xx_pciex_pci_ops;
1502         port->hose = hose;
1503         mbase = (void __iomem *)hose->cfg_addr;
1504
1505         /*
1506          * Set bus numbers on our root port
1507          */
1508         out_8(mbase + PCI_PRIMARY_BUS, hose->first_busno);
1509         out_8(mbase + PCI_SECONDARY_BUS, hose->first_busno + 1);
1510         out_8(mbase + PCI_SUBORDINATE_BUS, hose->last_busno);
1511
1512         /*
1513          * OMRs are already reset, also disable PIMs
1514          */
1515         out_le32(mbase + PECFG_PIMEN, 0);
1516
1517         /* Parse outbound mapping resources */
1518         pci_process_bridge_OF_ranges(hose, port->node, primary);
1519
1520         /* Parse inbound mapping resources */
1521         if (ppc4xx_parse_dma_ranges(hose, mbase, &dma_window) != 0)
1522                 goto fail;
1523
1524         /* Configure outbound ranges POMs */
1525         ppc4xx_configure_pciex_POMs(port, hose, mbase);
1526
1527         /* Configure inbound ranges PIMs */
1528         ppc4xx_configure_pciex_PIMs(port, hose, mbase, &dma_window);
1529
1530         /* The root complex doesn't show up if we don't set some vendor
1531          * and device IDs into it. Those are the same bogus one that the
1532          * initial code in arch/ppc add. We might want to change that.
1533          */
1534         out_le16(mbase + 0x200, 0xaaa0 + port->index);
1535         out_le16(mbase + 0x202, 0xbed0 + port->index);
1536
1537         /* Set Class Code to PCI-PCI bridge and Revision Id to 1 */
1538         out_le32(mbase + 0x208, 0x06040001);
1539
1540         printk(KERN_INFO "PCIE%d: successfully set as root-complex\n",
1541                port->index);
1542         return;
1543  fail:
1544         if (hose)
1545                 pcibios_free_controller(hose);
1546         if (cfg_data)
1547                 iounmap(cfg_data);
1548         if (mbase)
1549                 iounmap(mbase);
1550 }
1551
1552 static void __init ppc4xx_probe_pciex_bridge(struct device_node *np)
1553 {
1554         struct ppc4xx_pciex_port *port;
1555         const u32 *pval;
1556         int portno;
1557         unsigned int dcrs;
1558
1559         /* First, proceed to core initialization as we assume there's
1560          * only one PCIe core in the system
1561          */
1562         if (ppc4xx_pciex_check_core_init(np))
1563                 return;
1564
1565         /* Get the port number from the device-tree */
1566         pval = of_get_property(np, "port", NULL);
1567         if (pval == NULL) {
1568                 printk(KERN_ERR "PCIE: Can't find port number for %s\n",
1569                        np->full_name);
1570                 return;
1571         }
1572         portno = *pval;
1573         if (portno >= ppc4xx_pciex_port_count) {
1574                 printk(KERN_ERR "PCIE: port number out of range for %s\n",
1575                        np->full_name);
1576                 return;
1577         }
1578         port = &ppc4xx_pciex_ports[portno];
1579         port->index = portno;
1580         port->node = of_node_get(np);
1581         pval = of_get_property(np, "sdr-base", NULL);
1582         if (pval == NULL) {
1583                 printk(KERN_ERR "PCIE: missing sdr-base for %s\n",
1584                        np->full_name);
1585                 return;
1586         }
1587         port->sdr_base = *pval;
1588
1589         /* XXX Currently, we only support root complex mode */
1590         port->endpoint = 0;
1591
1592         /* Fetch config space registers address */
1593         if (of_address_to_resource(np, 0, &port->cfg_space)) {
1594                 printk(KERN_ERR "%s: Can't get PCI-E config space !",
1595                        np->full_name);
1596                 return;
1597         }
1598         /* Fetch host bridge internal registers address */
1599         if (of_address_to_resource(np, 1, &port->utl_regs)) {
1600                 printk(KERN_ERR "%s: Can't get UTL register base !",
1601                        np->full_name);
1602                 return;
1603         }
1604
1605         /* Map DCRs */
1606         dcrs = dcr_resource_start(np, 0);
1607         if (dcrs == 0) {
1608                 printk(KERN_ERR "%s: Can't get DCR register base !",
1609                        np->full_name);
1610                 return;
1611         }
1612         port->dcrs = dcr_map(np, dcrs, dcr_resource_len(np, 0));
1613
1614         /* Initialize the port specific registers */
1615         if (ppc4xx_pciex_port_init(port)) {
1616                 printk(KERN_WARNING "PCIE%d: Port init failed\n", port->index);
1617                 return;
1618         }
1619
1620         /* Setup the linux hose data structure */
1621         ppc4xx_pciex_port_setup_hose(port);
1622 }
1623
1624 #endif /* CONFIG_PPC4xx_PCI_EXPRESS */
1625
1626 static int __init ppc4xx_pci_find_bridges(void)
1627 {
1628         struct device_node *np;
1629
1630 #ifdef CONFIG_PPC4xx_PCI_EXPRESS
1631         for_each_compatible_node(np, NULL, "ibm,plb-pciex")
1632                 ppc4xx_probe_pciex_bridge(np);
1633 #endif
1634         for_each_compatible_node(np, NULL, "ibm,plb-pcix")
1635                 ppc4xx_probe_pcix_bridge(np);
1636         for_each_compatible_node(np, NULL, "ibm,plb-pci")
1637                 ppc4xx_probe_pci_bridge(np);
1638
1639         return 0;
1640 }
1641 arch_initcall(ppc4xx_pci_find_bridges);
1642