SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
  13  *
  14  *  This file contains the low-level support and setup for the
  15  *  PowerPC platform, including trap and interrupt dispatch.
  16  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  17  *
  18  *  This program is free software; you can redistribute it and/or
  19  *  modify it under the terms of the GNU General Public License
  20  *  as published by the Free Software Foundation; either version
  21  *  2 of the License, or (at your option) any later version.
  22  *
  23  */
  24
  25 #include <linux/config.h>
  26 #include <asm/reg.h>
  27 #include <asm/page.h>
  28 #include <asm/mmu.h>
  29 #include <asm/pgtable.h>
  30 #include <asm/cputable.h>
  31 #include <asm/cache.h>
  32 #include <asm/thread_info.h>
  33 #include <asm/ppc_asm.h>
  34 #include <asm/asm-offsets.h>
  35
  36 #ifdef CONFIG_APUS
  37 #include <asm/amigappc.h>
  38 #endif
  39
  40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  41 #define LOAD_BAT(n, reg, RA, RB)        \
  42         /* see the comment for clear_bats() -- Cort */ \
  43         li      RA,0;                   \
  44         mtspr   SPRN_IBAT##n##U,RA;     \
  45         mtspr   SPRN_DBAT##n##U,RA;     \
  46         lwz     RA,(n*16)+0(reg);       \
  47         lwz     RB,(n*16)+4(reg);       \
  48         mtspr   SPRN_IBAT##n##U,RA;     \
  49         mtspr   SPRN_IBAT##n##L,RB;     \
  50         beq     1f;                     \
  51         lwz     RA,(n*16)+8(reg);       \
  52         lwz     RB,(n*16)+12(reg);      \
  53         mtspr   SPRN_DBAT##n##U,RA;     \
  54         mtspr   SPRN_DBAT##n##L,RB;     \
  55 1:
  56
  57         .text
  58         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  59         .stabs  "head_32.S",N_SO,0,0,0f
  60 0:
  61         .globl  _stext
  62 _stext:
  63
  64 /*
  65  * _start is defined this way because the XCOFF loader in the OpenFirmware
  66  * on the powermac expects the entry point to be a procedure descriptor.
  67  */
  68         .text
  69         .globl  _start
  70 _start:
  71         /*
  72          * These are here for legacy reasons, the kernel used to
  73          * need to look like a coff function entry for the pmac
  74          * but we're always started by some kind of bootloader now.
  75          *  -- Cort
  76          */
  77         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  78         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  79         nop
  80
  81 /* PMAC
  82  * Enter here with the kernel text, data and bss loaded starting at
  83  * 0, running with virtual == physical mapping.
  84  * r5 points to the prom entry point (the client interface handler
  85  * address).  Address translation is turned on, with the prom
  86  * managing the hash table.  Interrupts are disabled.  The stack
  87  * pointer (r1) points to just below the end of the half-meg region
  88  * from 0x380000 - 0x400000, which is mapped in already.
  89  *
  90  * If we are booted from MacOS via BootX, we enter with the kernel
  91  * image loaded somewhere, and the following values in registers:
  92  *  r3: 'BooX' (0x426f6f58)
  93  *  r4: virtual address of boot_infos_t
  94  *  r5: 0
  95  *
  96  * APUS
  97  *   r3: 'APUS'
  98  *   r4: physical address of memory base
  99  *   Linux/m68k style BootInfo structure at &_end.
 100  *
 101  * PREP
 102  * This is jumped to on prep systems right after the kernel is relocated
 103  * to its proper place in memory by the boot loader.  The expected layout
 104  * of the regs is:
 105  *   r3: ptr to residual data
 106  *   r4: initrd_start or if no initrd then 0
 107  *   r5: initrd_end - unused if r4 is 0
 108  *   r6: Start of command line string
 109  *   r7: End of command line string
 110  *
 111  * This just gets a minimal mmu environment setup so we can call
 112  * start_here() to do the real work.
 113  * -- Cort
 114  */
 115
 116         .globl  __start
 117 __start:
 118 /*
 119  * We have to do any OF calls before we map ourselves to KERNELBASE,
 120  * because OF may have I/O devices mapped into that area
 121  * (particularly on CHRP).
 122  */
 123         cmpwi   0,r5,0
 124         beq     1f
 125         bl      prom_init
 126         trap
 127
 128 1:      mr      r31,r3                  /* save parameters */
 129         mr      r30,r4
 130         li      r24,0                   /* cpu # */
 131
 132 /*
 133  * early_init() does the early machine identification and does
 134  * the necessary low-level setup and clears the BSS
 135  *  -- Cort <cort@fsmlabs.com>
 136  */
 137         bl      early_init
 138
 139 #ifdef CONFIG_APUS
 140 /* On APUS the __va/__pa constants need to be set to the correct
 141  * values before continuing.
 142  */
 143         mr      r4,r30
 144         bl      fix_mem_constants
 145 #endif /* CONFIG_APUS */
 146
 147 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 148  * the physical address we are running at, returned by early_init()
 149  */
 150         bl      mmu_off
 151 __after_mmu_off:
 152         bl      clear_bats
 153         bl      flush_tlbs
 154
 155         bl      initial_bats
 156
 157 /*
 158  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 159  */
 160         bl      reloc_offset
 161         li      r24,0                   /* cpu# */
 162         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 163 #ifdef CONFIG_6xx
 164         bl      reloc_offset
 165         bl      init_idle_6xx
 166 #endif /* CONFIG_6xx */
 167
 168
 169 #ifndef CONFIG_APUS
 170 /*
 171  * We need to run with _start at physical address 0.
 172  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 173  * the exception vectors at 0 (and therefore this copy
 174  * overwrites OF's exception vectors with our own).
 175  * The MMU is off at this point.
 176  */
 177         bl      reloc_offset
 178         mr      r26,r3
 179         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 180         cmpwi   0,r4,0                  /* are we already running at 0? */
 181         bne     relocate_kernel
 182 #endif /* CONFIG_APUS */
 183 /*
 184  * we now have the 1st 16M of ram mapped with the bats.
 185  * prep needs the mmu to be turned on here, but pmac already has it on.
 186  * this shouldn't bother the pmac since it just gets turned on again
 187  * as we jump to our code at KERNELBASE. -- Cort
 188  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 189  * off, and in other cases, we now turn it off before changing BATs above.
 190  */
 191 turn_on_mmu:
 192         mfmsr   r0
 193         ori     r0,r0,MSR_DR|MSR_IR
 194         mtspr   SPRN_SRR1,r0
 195         lis     r0,start_here@h
 196         ori     r0,r0,start_here@l
 197         mtspr   SPRN_SRR0,r0
 198         SYNC
 199         RFI                             /* enables MMU */
 200
 201 /*
 202  * We need __secondary_hold as a place to hold the other cpus on
 203  * an SMP machine, even when we are running a UP kernel.
 204  */
 205         . = 0xc0                        /* for prep bootloader */
 206         li      r3,1                    /* MTX only has 1 cpu */
 207         .globl  __secondary_hold
 208 __secondary_hold:
 209         /* tell the master we're here */
 210         stw     r3,4(0)
 211 #ifdef CONFIG_SMP
 212 100:    lwz     r4,0(0)
 213         /* wait until we're told to start */
 214         cmpw    0,r4,r3
 215         bne     100b
 216         /* our cpu # was at addr 0 - go */
 217         mr      r24,r3                  /* cpu # */
 218         b       __secondary_start
 219 #else
 220         b       .
 221 #endif /* CONFIG_SMP */
 222
 223 /*
 224  * Exception entry code.  This code runs with address translation
 225  * turned off, i.e. using physical addresses.
 226  * We assume sprg3 has the physical address of the current
 227  * task's thread_struct.
 228  */
 229 #define EXCEPTION_PROLOG        \
 230         mtspr   SPRN_SPRG0,r10; \
 231         mtspr   SPRN_SPRG1,r11; \
 232         mfcr    r10;            \
 233         EXCEPTION_PROLOG_1;     \
 234         EXCEPTION_PROLOG_2
 235
 236 #define EXCEPTION_PROLOG_1      \
 237         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 238         andi.   r11,r11,MSR_PR; \
 239         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 240         beq     1f;             \
 241         mfspr   r11,SPRN_SPRG3; \
 242         lwz     r11,THREAD_INFO-THREAD(r11);    \
 243         addi    r11,r11,THREAD_SIZE;    \
 244         tophys(r11,r11);        \
 245 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 246
 247
 248 #define EXCEPTION_PROLOG_2      \
 249         CLR_TOP32(r11);         \
 250         stw     r10,_CCR(r11);          /* save registers */ \
 251         stw     r12,GPR12(r11); \
 252         stw     r9,GPR9(r11);   \
 253         mfspr   r10,SPRN_SPRG0; \
 254         stw     r10,GPR10(r11); \
 255         mfspr   r12,SPRN_SPRG1; \
 256         stw     r12,GPR11(r11); \
 257         mflr    r10;            \
 258         stw     r10,_LINK(r11); \
 259         mfspr   r12,SPRN_SRR0;  \
 260         mfspr   r9,SPRN_SRR1;   \
 261         stw     r1,GPR1(r11);   \
 262         stw     r1,0(r11);      \
 263         tovirt(r1,r11);                 /* set new kernel sp */ \
 264         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 265         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 266         stw     r0,GPR0(r11);   \
 267         SAVE_4GPRS(3, r11);     \
 268         SAVE_2GPRS(7, r11)
 269
 270 /*
 271  * Note: code which follows this uses cr0.eq (set if from kernel),
 272  * r11, r12 (SRR0), and r9 (SRR1).
 273  *
 274  * Note2: once we have set r1 we are in a position to take exceptions
 275  * again, and we could thus set MSR:RI at that point.
 276  */
 277
 278 /*
 279  * Exception vectors.
 280  */
 281 #define EXCEPTION(n, label, hdlr, xfer)         \
 282         . = n;                                  \
 283 label:                                          \
 284         EXCEPTION_PROLOG;                       \
 285         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 286         xfer(n, hdlr)
 287
 288 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 289         li      r10,trap;                                       \
 290         stw     r10,TRAP(r11);                                  \
 291         li      r10,MSR_KERNEL;                                 \
 292         copyee(r10, r9);                                        \
 293         bl      tfer;                                           \
 294 i##n:                                                           \
 295         .long   hdlr;                                           \
 296         .long   ret
 297
 298 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 299 #define NOCOPY(d, s)
 300
 301 #define EXC_XFER_STD(n, hdlr)           \
 302         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 303                           ret_from_except_full)
 304
 305 #define EXC_XFER_LITE(n, hdlr)          \
 306         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 307                           ret_from_except)
 308
 309 #define EXC_XFER_EE(n, hdlr)            \
 310         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 311                           ret_from_except_full)
 312
 313 #define EXC_XFER_EE_LITE(n, hdlr)       \
 314         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 315                           ret_from_except)
 316
 317 /* System reset */
 318 /* core99 pmac starts the seconary here by changing the vector, and
 319    putting it back to what it was (unknown_exception) when done.  */
 320 #if defined(CONFIG_GEMINI) && defined(CONFIG_SMP)
 321         . = 0x100
 322         b       __secondary_start_gemini
 323 #else
 324         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 325 #endif
 326
 327 /* Machine check */
 328 /*
 329  * On CHRP, this is complicated by the fact that we could get a
 330  * machine check inside RTAS, and we have no guarantee that certain
 331  * critical registers will have the values we expect.  The set of
 332  * registers that might have bad values includes all the GPRs
 333  * and all the BATs.  We indicate that we are in RTAS by putting
 334  * a non-zero value, the address of the exception frame to use,
 335  * in SPRG2.  The machine check handler checks SPRG2 and uses its
 336  * value if it is non-zero.  If we ever needed to free up SPRG2,
 337  * we could use a field in the thread_info or thread_struct instead.
 338  * (Other exception handlers assume that r1 is a valid kernel stack
 339  * pointer when we take an exception from supervisor mode.)
 340  *      -- paulus.
 341  */
 342         . = 0x200
 343         mtspr   SPRN_SPRG0,r10
 344         mtspr   SPRN_SPRG1,r11
 345         mfcr    r10
 346 #ifdef CONFIG_PPC_CHRP
 347         mfspr   r11,SPRN_SPRG2
 348         cmpwi   0,r11,0
 349         bne     7f
 350 #endif /* CONFIG_PPC_CHRP */
 351         EXCEPTION_PROLOG_1
 352 7:      EXCEPTION_PROLOG_2
 353         addi    r3,r1,STACK_FRAME_OVERHEAD
 354 #ifdef CONFIG_PPC_CHRP
 355         mfspr   r4,SPRN_SPRG2
 356         cmpwi   cr1,r4,0
 357         bne     cr1,1f
 358 #endif
 359         EXC_XFER_STD(0x200, machine_check_exception)
 360 #ifdef CONFIG_PPC_CHRP
 361 1:      b       machine_check_in_rtas
 362 #endif
 363
 364 /* Data access exception. */
 365         . = 0x300
 366 DataAccess:
 367         EXCEPTION_PROLOG
 368         mfspr   r10,SPRN_DSISR
 369         andis.  r0,r10,0xa470           /* weird error? */
 370         bne     1f                      /* if not, try to put a PTE */
 371         mfspr   r4,SPRN_DAR             /* into the hash table */
 372         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 373         bl      hash_page
 374 1:      stw     r10,_DSISR(r11)
 375         mr      r5,r10
 376         mfspr   r4,SPRN_DAR
 377         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 378
 379
 380 /* Instruction access exception. */
 381         . = 0x400
 382 InstructionAccess:
 383         EXCEPTION_PROLOG
 384         andis.  r0,r9,0x4000            /* no pte found? */
 385         beq     1f                      /* if so, try to put a PTE */
 386         li      r3,0                    /* into the hash table */
 387         mr      r4,r12                  /* SRR0 is fault address */
 388         bl      hash_page
 389 1:      mr      r4,r12
 390         mr      r5,r9
 391         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 392
 393 /* External interrupt */
 394         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 395
 396 /* Alignment exception */
 397         . = 0x600
 398 Alignment:
 399         EXCEPTION_PROLOG
 400         mfspr   r4,SPRN_DAR
 401         stw     r4,_DAR(r11)
 402         mfspr   r5,SPRN_DSISR
 403         stw     r5,_DSISR(r11)
 404         addi    r3,r1,STACK_FRAME_OVERHEAD
 405         EXC_XFER_EE(0x600, alignment_exception)
 406
 407 /* Program check exception */
 408         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 409
 410 /* Floating-point unavailable */
 411         . = 0x800
 412 FPUnavailable:
 413         EXCEPTION_PROLOG
 414         bne     load_up_fpu             /* if from user, just load it up */
 415         addi    r3,r1,STACK_FRAME_OVERHEAD
 416         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 417
 418 /* Decrementer */
 419         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 420
 421         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 422         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 423
 424 /* System call */
 425         . = 0xc00
 426 SystemCall:
 427         EXCEPTION_PROLOG
 428         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 429
 430 /* Single step - not used on 601 */
 431         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 432         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 433
 434 /*
 435  * The Altivec unavailable trap is at 0x0f20.  Foo.
 436  * We effectively remap it to 0x3000.
 437  * We include an altivec unavailable exception vector even if
 438  * not configured for Altivec, so that you can't panic a
 439  * non-altivec kernel running on a machine with altivec just
 440  * by executing an altivec instruction.
 441  */
 442         . = 0xf00
 443         b       Trap_0f
 444
 445         . = 0xf20
 446         b       AltiVecUnavailable
 447
 448 Trap_0f:
 449         EXCEPTION_PROLOG
 450         addi    r3,r1,STACK_FRAME_OVERHEAD
 451         EXC_XFER_EE(0xf00, unknown_exception)
 452
 453 /*
 454  * Handle TLB miss for instruction on 603/603e.
 455  * Note: we get an alternate set of r0 - r3 to use automatically.
 456  */
 457         . = 0x1000
 458 InstructionTLBMiss:
 459 /*
 460  * r0:  stored ctr
 461  * r1:  linux style pte ( later becomes ppc hardware pte )
 462  * r2:  ptr to linux-style pte
 463  * r3:  scratch
 464  */
 465         mfctr   r0
 466         /* Get PTE (linux-style) and check access */
 467         mfspr   r3,SPRN_IMISS
 468         lis     r1,KERNELBASE@h         /* check if kernel address */
 469         cmplw   0,r3,r1
 470         mfspr   r2,SPRN_SPRG3
 471         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 472         lwz     r2,PGDIR(r2)
 473         blt+    112f
 474         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 475         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 476         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 477         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 478 112:    tophys(r2,r2)
 479         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 480         lwz     r2,0(r2)                /* get pmd entry */
 481         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 482         beq-    InstructionAddressInvalid       /* return if no mapping */
 483         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 484         lwz     r3,0(r2)                /* get linux-style pte */
 485         andc.   r1,r1,r3                /* check access & ~permission */
 486         bne-    InstructionAddressInvalid /* return if access not permitted */
 487         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 488         /*
 489          * NOTE! We are assuming this is not an SMP system, otherwise
 490          * we would need to update the pte atomically with lwarx/stwcx.
 491          */
 492         stw     r3,0(r2)                /* update PTE (accessed bit) */
 493         /* Convert linux-style PTE to low word of PPC-style PTE */
 494         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 495         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 496         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 497         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 498         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 499         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 500         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 501         mtspr   SPRN_RPA,r1
 502         mfspr   r3,SPRN_IMISS
 503         tlbli   r3
 504         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 505         mtcrf   0x80,r3
 506         rfi
 507 InstructionAddressInvalid:
 508         mfspr   r3,SPRN_SRR1
 509         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 510
 511         addis   r1,r1,0x2000
 512         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 513         mtctr   r0              /* Restore CTR */
 514         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 515         or      r2,r2,r1
 516         mtspr   SPRN_SRR1,r2
 517         mfspr   r1,SPRN_IMISS   /* Get failing address */
 518         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 519         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 520         xor     r1,r1,r2
 521         mtspr   SPRN_DAR,r1     /* Set fault address */
 522         mfmsr   r0              /* Restore "normal" registers */
 523         xoris   r0,r0,MSR_TGPR>>16
 524         mtcrf   0x80,r3         /* Restore CR0 */
 525         mtmsr   r0
 526         b       InstructionAccess
 527
 528 /*
 529  * Handle TLB miss for DATA Load operation on 603/603e
 530  */
 531         . = 0x1100
 532 DataLoadTLBMiss:
 533 /*
 534  * r0:  stored ctr
 535  * r1:  linux style pte ( later becomes ppc hardware pte )
 536  * r2:  ptr to linux-style pte
 537  * r3:  scratch
 538  */
 539         mfctr   r0
 540         /* Get PTE (linux-style) and check access */
 541         mfspr   r3,SPRN_DMISS
 542         lis     r1,KERNELBASE@h         /* check if kernel address */
 543         cmplw   0,r3,r1
 544         mfspr   r2,SPRN_SPRG3
 545         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 546         lwz     r2,PGDIR(r2)
 547         blt+    112f
 548         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 549         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 550         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 551         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 552 112:    tophys(r2,r2)
 553         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 554         lwz     r2,0(r2)                /* get pmd entry */
 555         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 556         beq-    DataAddressInvalid      /* return if no mapping */
 557         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 558         lwz     r3,0(r2)                /* get linux-style pte */
 559         andc.   r1,r1,r3                /* check access & ~permission */
 560         bne-    DataAddressInvalid      /* return if access not permitted */
 561         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 562         /*
 563          * NOTE! We are assuming this is not an SMP system, otherwise
 564          * we would need to update the pte atomically with lwarx/stwcx.
 565          */
 566         stw     r3,0(r2)                /* update PTE (accessed bit) */
 567         /* Convert linux-style PTE to low word of PPC-style PTE */
 568         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 569         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 570         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 571         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 572         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 573         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 574         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 575         mtspr   SPRN_RPA,r1
 576         mfspr   r3,SPRN_DMISS
 577         tlbld   r3
 578         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 579         mtcrf   0x80,r3
 580         rfi
 581 DataAddressInvalid:
 582         mfspr   r3,SPRN_SRR1
 583         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 584         addis   r1,r1,0x2000
 585         mtspr   SPRN_DSISR,r1
 586         mtctr   r0              /* Restore CTR */
 587         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 588         mtspr   SPRN_SRR1,r2
 589         mfspr   r1,SPRN_DMISS   /* Get failing address */
 590         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 591         beq     20f             /* Jump if big endian */
 592         xori    r1,r1,3
 593 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 594         mfmsr   r0              /* Restore "normal" registers */
 595         xoris   r0,r0,MSR_TGPR>>16
 596         mtcrf   0x80,r3         /* Restore CR0 */
 597         mtmsr   r0
 598         b       DataAccess
 599
 600 /*
 601  * Handle TLB miss for DATA Store on 603/603e
 602  */
 603         . = 0x1200
 604 DataStoreTLBMiss:
 605 /*
 606  * r0:  stored ctr
 607  * r1:  linux style pte ( later becomes ppc hardware pte )
 608  * r2:  ptr to linux-style pte
 609  * r3:  scratch
 610  */
 611         mfctr   r0
 612         /* Get PTE (linux-style) and check access */
 613         mfspr   r3,SPRN_DMISS
 614         lis     r1,KERNELBASE@h         /* check if kernel address */
 615         cmplw   0,r3,r1
 616         mfspr   r2,SPRN_SPRG3
 617         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 618         lwz     r2,PGDIR(r2)
 619         blt+    112f
 620         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 621         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 622         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 623         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 624 112:    tophys(r2,r2)
 625         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 626         lwz     r2,0(r2)                /* get pmd entry */
 627         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 628         beq-    DataAddressInvalid      /* return if no mapping */
 629         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 630         lwz     r3,0(r2)                /* get linux-style pte */
 631         andc.   r1,r1,r3                /* check access & ~permission */
 632         bne-    DataAddressInvalid      /* return if access not permitted */
 633         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
 634         /*
 635          * NOTE! We are assuming this is not an SMP system, otherwise
 636          * we would need to update the pte atomically with lwarx/stwcx.
 637          */
 638         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
 639         /* Convert linux-style PTE to low word of PPC-style PTE */
 640         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 641         li      r1,0xe15                /* clear out reserved bits and M */
 642         andc    r1,r3,r1                /* PP = user? 2: 0 */
 643         mtspr   SPRN_RPA,r1
 644         mfspr   r3,SPRN_DMISS
 645         tlbld   r3
 646         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 647         mtcrf   0x80,r3
 648         rfi
 649
 650 #ifndef CONFIG_ALTIVEC
 651 #define altivec_assist_exception        unknown_exception
 652 #endif
 653
 654         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 655         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 656         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 657         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 658         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 659         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 660         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 661         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 662         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 663         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 664         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 665         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 666         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 667         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 668         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 669         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 670         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 671         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 672         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 673         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 674         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 675         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 676         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 677         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 678         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 679         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 680         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 681         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 682         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
 683
 684         .globl mol_trampoline
 685         .set mol_trampoline, i0x2f00
 686
 687         . = 0x3000
 688
 689 AltiVecUnavailable:
 690         EXCEPTION_PROLOG
 691 #ifdef CONFIG_ALTIVEC
 692         bne     load_up_altivec         /* if from user, just load it up */
 693 #endif /* CONFIG_ALTIVEC */
 694         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 695
 696 #ifdef CONFIG_ALTIVEC
 697 /* Note that the AltiVec support is closely modeled after the FP
 698  * support.  Changes to one are likely to be applicable to the
 699  * other!  */
 700 load_up_altivec:
 701 /*
 702  * Disable AltiVec for the task which had AltiVec previously,
 703  * and save its AltiVec registers in its thread_struct.
 704  * Enables AltiVec for use in the kernel on return.
 705  * On SMP we know the AltiVec units are free, since we give it up every
 706  * switch.  -- Kumar
 707  */
 708         mfmsr   r5
 709         oris    r5,r5,MSR_VEC@h
 710         MTMSRD(r5)                      /* enable use of AltiVec now */
 711         isync
 712 /*
 713  * For SMP, we don't do lazy AltiVec switching because it just gets too
 714  * horrendously complex, especially when a task switches from one CPU
 715  * to another.  Instead we call giveup_altivec in switch_to.
 716  */
 717 #ifndef CONFIG_SMP
 718         tophys(r6,0)
 719         addis   r3,r6,last_task_used_altivec@ha
 720         lwz     r4,last_task_used_altivec@l(r3)
 721         cmpwi   0,r4,0
 722         beq     1f
 723         add     r4,r4,r6
 724         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
 725         SAVE_32VRS(0,r10,r4)
 726         mfvscr  vr0
 727         li      r10,THREAD_VSCR
 728         stvx    vr0,r10,r4
 729         lwz     r5,PT_REGS(r4)
 730         add     r5,r5,r6
 731         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 732         lis     r10,MSR_VEC@h
 733         andc    r4,r4,r10       /* disable altivec for previous task */
 734         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 735 1:
 736 #endif /* CONFIG_SMP */
 737         /* enable use of AltiVec after return */
 738         oris    r9,r9,MSR_VEC@h
 739         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 740         li      r4,1
 741         li      r10,THREAD_VSCR
 742         stw     r4,THREAD_USED_VR(r5)
 743         lvx     vr0,r10,r5
 744         mtvscr  vr0
 745         REST_32VRS(0,r10,r5)
 746 #ifndef CONFIG_SMP
 747         subi    r4,r5,THREAD
 748         sub     r4,r4,r6
 749         stw     r4,last_task_used_altivec@l(r3)
 750 #endif /* CONFIG_SMP */
 751         /* restore registers and return */
 752         /* we haven't used ctr or xer or lr */
 753         b       fast_exception_return
 754
 755 /*
 756  * AltiVec unavailable trap from kernel - print a message, but let
 757  * the task use AltiVec in the kernel until it returns to user mode.
 758  */
 759 KernelAltiVec:
 760         lwz     r3,_MSR(r1)
 761         oris    r3,r3,MSR_VEC@h
 762         stw     r3,_MSR(r1)     /* enable use of AltiVec after return */
 763         lis     r3,87f@h
 764         ori     r3,r3,87f@l
 765         mr      r4,r2           /* current */
 766         lwz     r5,_NIP(r1)
 767         bl      printk
 768         b       ret_from_except
 769 87:     .string "AltiVec used in kernel  (task=%p, pc=%x)  \n"
 770         .align  4,0
 771
 772 /*
 773  * giveup_altivec(tsk)
 774  * Disable AltiVec for the task given as the argument,
 775  * and save the AltiVec registers in its thread_struct.
 776  * Enables AltiVec for use in the kernel on return.
 777  */
 778
 779         .globl  giveup_altivec
 780 giveup_altivec:
 781         mfmsr   r5
 782         oris    r5,r5,MSR_VEC@h
 783         SYNC
 784         MTMSRD(r5)                      /* enable use of AltiVec now */
 785         isync
 786         cmpwi   0,r3,0
 787         beqlr-                          /* if no previous owner, done */
 788         addi    r3,r3,THREAD            /* want THREAD of task */
 789         lwz     r5,PT_REGS(r3)
 790         cmpwi   0,r5,0
 791         SAVE_32VRS(0, r4, r3)
 792         mfvscr  vr0
 793         li      r4,THREAD_VSCR
 794         stvx    vr0,r4,r3
 795         beq     1f
 796         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 797         lis     r3,MSR_VEC@h
 798         andc    r4,r4,r3                /* disable AltiVec for previous task */
 799         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 800 1:
 801 #ifndef CONFIG_SMP
 802         li      r5,0
 803         lis     r4,last_task_used_altivec@ha
 804         stw     r5,last_task_used_altivec@l(r4)
 805 #endif /* CONFIG_SMP */
 806         blr
 807 #endif /* CONFIG_ALTIVEC */
 808
 809 /*
 810  * This code is jumped to from the startup code to copy
 811  * the kernel image to physical address 0.
 812  */
 813 relocate_kernel:
 814         addis   r9,r26,klimit@ha        /* fetch klimit */
 815         lwz     r25,klimit@l(r9)
 816         addis   r25,r25,-KERNELBASE@h
 817         li      r3,0                    /* Destination base address */
 818         li      r6,0                    /* Destination offset */
 819         li      r5,0x4000               /* # bytes of memory to copy */
 820         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 821         addi    r0,r3,4f@l              /* jump to the address of 4f */
 822         mtctr   r0                      /* in copy and do the rest. */
 823         bctr                            /* jump to the copy */
 824 4:      mr      r5,r25
 825         bl      copy_and_flush          /* copy the rest */
 826         b       turn_on_mmu
 827
 828 /*
 829  * Copy routine used to copy the kernel to start at physical address 0
 830  * and flush and invalidate the caches as needed.
 831  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 832  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 833  */
 834 _GLOBAL(copy_and_flush)
 835         addi    r5,r5,-4
 836         addi    r6,r6,-4
 837 4:      li      r0,L1_CACHE_BYTES/4
 838         mtctr   r0
 839 3:      addi    r6,r6,4                 /* copy a cache line */
 840         lwzx    r0,r6,r4
 841         stwx    r0,r6,r3
 842         bdnz    3b
 843         dcbst   r6,r3                   /* write it to memory */
 844         sync
 845         icbi    r6,r3                   /* flush the icache line */
 846         cmplw   0,r6,r5
 847         blt     4b
 848         sync                            /* additional sync needed on g4 */
 849         isync
 850         addi    r5,r5,4
 851         addi    r6,r6,4
 852         blr
 853
 854 #ifdef CONFIG_APUS
 855 /*
 856  * On APUS the physical base address of the kernel is not known at compile
 857  * time, which means the __pa/__va constants used are incorrect. In the
 858  * __init section is recorded the virtual addresses of instructions using
 859  * these constants, so all that has to be done is fix these before
 860  * continuing the kernel boot.
 861  *
 862  * r4 = The physical address of the kernel base.
 863  */
 864 fix_mem_constants:
 865         mr      r10,r4
 866         addis   r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
 867         neg     r11,r10                  /* phys_to_virt constant */
 868
 869         lis     r12,__vtop_table_begin@h
 870         ori     r12,r12,__vtop_table_begin@l
 871         add     r12,r12,r10              /* table begin phys address */
 872         lis     r13,__vtop_table_end@h
 873         ori     r13,r13,__vtop_table_end@l
 874         add     r13,r13,r10              /* table end phys address */
 875         subi    r12,r12,4
 876         subi    r13,r13,4
 877 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 878         add     r14,r14,r10              /* phys address of instruction */
 879         lwz     r15,0(r14)               /* instruction, now insert top */
 880         rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
 881         stw     r15,0(r14)               /* of instruction and restore. */
 882         dcbst   r0,r14                   /* write it to memory */
 883         sync
 884         icbi    r0,r14                   /* flush the icache line */
 885         cmpw    r12,r13
 886         bne     1b
 887         sync                            /* additional sync needed on g4 */
 888         isync
 889
 890 /*
 891  * Map the memory where the exception handlers will
 892  * be copied to when hash constants have been patched.
 893  */
 894 #ifdef CONFIG_APUS_FAST_EXCEPT
 895         lis     r8,0xfff0
 896 #else
 897         lis     r8,0
 898 #endif
 899         ori     r8,r8,0x2               /* 128KB, supervisor */
 900         mtspr   SPRN_DBAT3U,r8
 901         mtspr   SPRN_DBAT3L,r8
 902
 903         lis     r12,__ptov_table_begin@h
 904         ori     r12,r12,__ptov_table_begin@l
 905         add     r12,r12,r10              /* table begin phys address */
 906         lis     r13,__ptov_table_end@h
 907         ori     r13,r13,__ptov_table_end@l
 908         add     r13,r13,r10              /* table end phys address */
 909         subi    r12,r12,4
 910         subi    r13,r13,4
 911 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 912         add     r14,r14,r10              /* phys address of instruction */
 913         lwz     r15,0(r14)               /* instruction, now insert top */
 914         rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
 915         stw     r15,0(r14)               /* of instruction and restore. */
 916         dcbst   r0,r14                   /* write it to memory */
 917         sync
 918         icbi    r0,r14                   /* flush the icache line */
 919         cmpw    r12,r13
 920         bne     1b
 921
 922         sync                            /* additional sync needed on g4 */
 923         isync                           /* No speculative loading until now */
 924         blr
 925
 926 /***********************************************************************
 927  *  Please note that on APUS the exception handlers are located at the
 928  *  physical address 0xfff0000. For this reason, the exception handlers
 929  *  cannot use relative branches to access the code below.
 930  ***********************************************************************/
 931 #endif /* CONFIG_APUS */
 932
 933 #ifdef CONFIG_SMP
 934 #ifdef CONFIG_GEMINI
 935         .globl  __secondary_start_gemini
 936 __secondary_start_gemini:
 937         mfspr   r4,SPRN_HID0
 938         ori     r4,r4,HID0_ICFI
 939         li      r3,0
 940         ori     r3,r3,HID0_ICE
 941         andc    r4,r4,r3
 942         mtspr   SPRN_HID0,r4
 943         sync
 944         b       __secondary_start
 945 #endif /* CONFIG_GEMINI */
 946
 947         .globl  __secondary_start_pmac_0
 948 __secondary_start_pmac_0:
 949         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 950         li      r24,0
 951         b       1f
 952         li      r24,1
 953         b       1f
 954         li      r24,2
 955         b       1f
 956         li      r24,3
 957 1:
 958         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 959            set to map the 0xf0000000 - 0xffffffff region */
 960         mfmsr   r0
 961         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 962         SYNC
 963         mtmsr   r0
 964         isync
 965
 966         .globl  __secondary_start
 967 __secondary_start:
 968         /* Copy some CPU settings from CPU 0 */
 969         bl      __restore_cpu_setup
 970
 971         lis     r3,-KERNELBASE@h
 972         mr      r4,r24
 973         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 974 #ifdef CONFIG_6xx
 975         lis     r3,-KERNELBASE@h
 976         bl      init_idle_6xx
 977 #endif /* CONFIG_6xx */
 978
 979         /* get current_thread_info and current */
 980         lis     r1,secondary_ti@ha
 981         tophys(r1,r1)
 982         lwz     r1,secondary_ti@l(r1)
 983         tophys(r2,r1)
 984         lwz     r2,TI_TASK(r2)
 985
 986         /* stack */
 987         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 988         li      r0,0
 989         tophys(r3,r1)
 990         stw     r0,0(r3)
 991
 992         /* load up the MMU */
 993         bl      load_up_mmu
 994
 995         /* ptr to phys current thread */
 996         tophys(r4,r2)
 997         addi    r4,r4,THREAD    /* phys address of our thread_struct */
 998         CLR_TOP32(r4)
 999         mtspr   SPRN_SPRG3,r4
1000         li      r3,0
1001         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1002
1003         /* enable MMU and jump to start_secondary */
1004         li      r4,MSR_KERNEL
1005         FIX_SRR1(r4,r5)
1006         lis     r3,start_secondary@h
1007         ori     r3,r3,start_secondary@l
1008         mtspr   SPRN_SRR0,r3
1009         mtspr   SPRN_SRR1,r4
1010         SYNC
1011         RFI
1012 #endif /* CONFIG_SMP */
1013
1014 /*
1015  * Those generic dummy functions are kept for CPUs not
1016  * included in CONFIG_6xx
1017  */
1018 #if !defined(CONFIG_6xx)
1019 _GLOBAL(__save_cpu_setup)
1020         blr
1021 _GLOBAL(__restore_cpu_setup)
1022         blr
1023 #endif /* !defined(CONFIG_6xx) */
1024
1025
1026 /*
1027  * Load stuff into the MMU.  Intended to be called with
1028  * IR=0 and DR=0.
1029  */
1030 load_up_mmu:
1031         sync                    /* Force all PTE updates to finish */
1032         isync
1033         tlbia                   /* Clear all TLB entries */
1034         sync                    /* wait for tlbia/tlbie to finish */
1035         TLBSYNC                 /* ... on all CPUs */
1036         /* Load the SDR1 register (hash table base & size) */
1037         lis     r6,_SDR1@ha
1038         tophys(r6,r6)
1039         lwz     r6,_SDR1@l(r6)
1040         mtspr   SPRN_SDR1,r6
1041         li      r0,16           /* load up segment register values */
1042         mtctr   r0              /* for context 0 */
1043         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
1044         li      r4,0
1045 3:      mtsrin  r3,r4
1046         addi    r3,r3,0x111     /* increment VSID */
1047         addis   r4,r4,0x1000    /* address of next segment */
1048         bdnz    3b
1049
1050 /* Load the BAT registers with the values set up by MMU_init.
1051    MMU_init takes care of whether we're on a 601 or not. */
1052         mfpvr   r3
1053         srwi    r3,r3,16
1054         cmpwi   r3,1
1055         lis     r3,BATS@ha
1056         addi    r3,r3,BATS@l
1057         tophys(r3,r3)
1058         LOAD_BAT(0,r3,r4,r5)
1059         LOAD_BAT(1,r3,r4,r5)
1060         LOAD_BAT(2,r3,r4,r5)
1061         LOAD_BAT(3,r3,r4,r5)
1062
1063         blr
1064
1065 /*
1066  * This is where the main kernel code starts.
1067  */
1068 start_here:
1069         /* ptr to current */
1070         lis     r2,init_task@h
1071         ori     r2,r2,init_task@l
1072         /* Set up for using our exception vectors */
1073         /* ptr to phys current thread */
1074         tophys(r4,r2)
1075         addi    r4,r4,THREAD    /* init task's THREAD */
1076         CLR_TOP32(r4)
1077         mtspr   SPRN_SPRG3,r4
1078         li      r3,0
1079         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1080
1081         /* stack */
1082         lis     r1,init_thread_union@ha
1083         addi    r1,r1,init_thread_union@l
1084         li      r0,0
1085         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1086 /*
1087  * Do early platform-specific initialization,
1088  * and set up the MMU.
1089  */
1090         mr      r3,r31
1091         mr      r4,r30
1092         bl      machine_init
1093         bl      MMU_init
1094
1095 #ifdef CONFIG_APUS
1096         /* Copy exception code to exception vector base on APUS. */
1097         lis     r4,KERNELBASE@h
1098 #ifdef CONFIG_APUS_FAST_EXCEPT
1099         lis     r3,0xfff0               /* Copy to 0xfff00000 */
1100 #else
1101         lis     r3,0                    /* Copy to 0x00000000 */
1102 #endif
1103         li      r5,0x4000               /* # bytes of memory to copy */
1104         li      r6,0
1105         bl      copy_and_flush          /* copy the first 0x4000 bytes */
1106 #endif  /* CONFIG_APUS */
1107
1108 /*
1109  * Go back to running unmapped so we can load up new values
1110  * for SDR1 (hash table pointer) and the segment registers
1111  * and change to using our exception vectors.
1112  */
1113         lis     r4,2f@h
1114         ori     r4,r4,2f@l
1115         tophys(r4,r4)
1116         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1117         FIX_SRR1(r3,r5)
1118         mtspr   SPRN_SRR0,r4
1119         mtspr   SPRN_SRR1,r3
1120         SYNC
1121         RFI
1122 /* Load up the kernel context */
1123 2:      bl      load_up_mmu
1124
1125 #ifdef CONFIG_BDI_SWITCH
1126         /* Add helper information for the Abatron bdiGDB debugger.
1127          * We do this here because we know the mmu is disabled, and
1128          * will be enabled for real in just a few instructions.
1129          */
1130         lis     r5, abatron_pteptrs@h
1131         ori     r5, r5, abatron_pteptrs@l
1132         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1133         lis     r6, swapper_pg_dir@h
1134         ori     r6, r6, swapper_pg_dir@l
1135         tophys(r5, r5)
1136         stw     r6, 0(r5)
1137 #endif /* CONFIG_BDI_SWITCH */
1138
1139 /* Now turn on the MMU for real! */
1140         li      r4,MSR_KERNEL
1141         FIX_SRR1(r4,r5)
1142         lis     r3,start_kernel@h
1143         ori     r3,r3,start_kernel@l
1144         mtspr   SPRN_SRR0,r3
1145         mtspr   SPRN_SRR1,r4
1146         SYNC
1147         RFI
1148
1149 /*
1150  * Set up the segment registers for a new context.
1151  */
1152 _GLOBAL(set_context)
1153         mulli   r3,r3,897       /* multiply context by skew factor */
1154         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1155         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1156         li      r0,NUM_USER_SEGMENTS
1157         mtctr   r0
1158
1159 #ifdef CONFIG_BDI_SWITCH
1160         /* Context switch the PTE pointer for the Abatron BDI2000.
1161          * The PGDIR is passed as second argument.
1162          */
1163         lis     r5, KERNELBASE@h
1164         lwz     r5, 0xf0(r5)
1165         stw     r4, 0x4(r5)
1166 #endif
1167         li      r4,0
1168         isync
1169 3:
1170         mtsrin  r3,r4
1171         addi    r3,r3,0x111     /* next VSID */
1172         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1173         addis   r4,r4,0x1000    /* address of next segment */
1174         bdnz    3b
1175         sync
1176         isync
1177         blr
1178
1179 /*
1180  * An undocumented "feature" of 604e requires that the v bit
1181  * be cleared before changing BAT values.
1182  *
1183  * Also, newer IBM firmware does not clear bat3 and 4 so
1184  * this makes sure it's done.
1185  *  -- Cort
1186  */
1187 clear_bats:
1188         li      r10,0
1189         mfspr   r9,SPRN_PVR
1190         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1191         cmpwi   r9, 1
1192         beq     1f
1193
1194         mtspr   SPRN_DBAT0U,r10
1195         mtspr   SPRN_DBAT0L,r10
1196         mtspr   SPRN_DBAT1U,r10
1197         mtspr   SPRN_DBAT1L,r10
1198         mtspr   SPRN_DBAT2U,r10
1199         mtspr   SPRN_DBAT2L,r10
1200         mtspr   SPRN_DBAT3U,r10
1201         mtspr   SPRN_DBAT3L,r10
1202 1:
1203         mtspr   SPRN_IBAT0U,r10
1204         mtspr   SPRN_IBAT0L,r10
1205         mtspr   SPRN_IBAT1U,r10
1206         mtspr   SPRN_IBAT1L,r10
1207         mtspr   SPRN_IBAT2U,r10
1208         mtspr   SPRN_IBAT2L,r10
1209         mtspr   SPRN_IBAT3U,r10
1210         mtspr   SPRN_IBAT3L,r10
1211 BEGIN_FTR_SECTION
1212         /* Here's a tweak: at this point, CPU setup have
1213          * not been called yet, so HIGH_BAT_EN may not be
1214          * set in HID0 for the 745x processors. However, it
1215          * seems that doesn't affect our ability to actually
1216          * write to these SPRs.
1217          */
1218         mtspr   SPRN_DBAT4U,r10
1219         mtspr   SPRN_DBAT4L,r10
1220         mtspr   SPRN_DBAT5U,r10
1221         mtspr   SPRN_DBAT5L,r10
1222         mtspr   SPRN_DBAT6U,r10
1223         mtspr   SPRN_DBAT6L,r10
1224         mtspr   SPRN_DBAT7U,r10
1225         mtspr   SPRN_DBAT7L,r10
1226         mtspr   SPRN_IBAT4U,r10
1227         mtspr   SPRN_IBAT4L,r10
1228         mtspr   SPRN_IBAT5U,r10
1229         mtspr   SPRN_IBAT5L,r10
1230         mtspr   SPRN_IBAT6U,r10
1231         mtspr   SPRN_IBAT6L,r10
1232         mtspr   SPRN_IBAT7U,r10
1233         mtspr   SPRN_IBAT7L,r10
1234 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1235         blr
1236
1237 flush_tlbs:
1238         lis     r10, 0x40
1239 1:      addic.  r10, r10, -0x1000
1240         tlbie   r10
1241         blt     1b
1242         sync
1243         blr
1244
1245 mmu_off:
1246         addi    r4, r3, __after_mmu_off - _start
1247         mfmsr   r3
1248         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1249         beqlr
1250         andc    r3,r3,r0
1251         mtspr   SPRN_SRR0,r4
1252         mtspr   SPRN_SRR1,r3
1253         sync
1254         RFI
1255
1256 /*
1257  * Use the first pair of BAT registers to map the 1st 16MB
1258  * of RAM to KERNELBASE.  From this point on we can't safely
1259  * call OF any more.
1260  */
1261 initial_bats:
1262         lis     r11,KERNELBASE@h
1263         mfspr   r9,SPRN_PVR
1264         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1265         cmpwi   0,r9,1
1266         bne     4f
1267         ori     r11,r11,4               /* set up BAT registers for 601 */
1268         li      r8,0x7f                 /* valid, block length = 8MB */
1269         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1270         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1271         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1272         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1273         mtspr   SPRN_IBAT1U,r9
1274         mtspr   SPRN_IBAT1L,r10
1275         isync
1276         blr
1277
1278 4:      tophys(r8,r11)
1279 #ifdef CONFIG_SMP
1280         ori     r8,r8,0x12              /* R/W access, M=1 */
1281 #else
1282         ori     r8,r8,2                 /* R/W access */
1283 #endif /* CONFIG_SMP */
1284 #ifdef CONFIG_APUS
1285         ori     r11,r11,BL_8M<<2|0x2    /* set up 8MB BAT registers for 604 */
1286 #else
1287         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1288 #endif /* CONFIG_APUS */
1289
1290         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1291         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1292         mtspr   SPRN_IBAT0L,r8
1293         mtspr   SPRN_IBAT0U,r11
1294         isync
1295         blr
1296
1297
1298 #ifdef CONFIG_8260
1299 /* Jump into the system reset for the rom.
1300  * We first disable the MMU, and then jump to the ROM reset address.
1301  *
1302  * r3 is the board info structure, r4 is the location for starting.
1303  * I use this for building a small kernel that can load other kernels,
1304  * rather than trying to write or rely on a rom monitor that can tftp load.
1305  */
1306        .globl  m8260_gorom
1307 m8260_gorom:
1308         mfmsr   r0
1309         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1310         sync
1311         mtmsr   r0
1312         sync
1313         mfspr   r11, SPRN_HID0
1314         lis     r10, 0
1315         ori     r10,r10,HID0_ICE|HID0_DCE
1316         andc    r11, r11, r10
1317         mtspr   SPRN_HID0, r11
1318         isync
1319         li      r5, MSR_ME|MSR_RI
1320         lis     r6,2f@h
1321         addis   r6,r6,-KERNELBASE@h
1322         ori     r6,r6,2f@l
1323         mtspr   SPRN_SRR0,r6
1324         mtspr   SPRN_SRR1,r5
1325         isync
1326         sync
1327         rfi
1328 2:
1329         mtlr    r4
1330         blr
1331 #endif
1332
1333
1334 /*
1335  * We put a few things here that have to be page-aligned.
1336  * This stuff goes at the beginning of the data segment,
1337  * which is page-aligned.
1338  */
1339         .data
1340         .globl  sdata
1341 sdata:
1342         .globl  empty_zero_page
1343 empty_zero_page:
1344         .space  4096
1345
1346         .globl  swapper_pg_dir
1347 swapper_pg_dir:
1348         .space  4096
1349
1350 /*
1351  * This space gets a copy of optional info passed to us by the bootstrap
1352  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
1353  */
1354         .globl  cmd_line
1355 cmd_line:
1356         .space  512
1357
1358         .globl intercept_table
1359 intercept_table:
1360         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1361         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1362         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1363         .long 0, 0, 0, 0, 0, 0, 0, 0
1364         .long 0, 0, 0, 0, 0, 0, 0, 0
1365         .long 0, 0, 0, 0, 0, 0, 0, 0
1366
1367 /* Room for two PTE pointers, usually the kernel and current user pointers
1368  * to their respective root page table.
1369  */
1370 abatron_pteptrs:
1371         .space  8