SAFE public projects git trees. - safe/jmp/linux-2.6/blob - arch/arm/mach-davinci/dma.c

   1 /*
   2  * EDMA3 support for DaVinci
   3  *
   4  * Copyright (C) 2006-2009 Texas Instruments.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  19  */
  20 #include <linux/kernel.h>
  21 #include <linux/sched.h>
  22 #include <linux/init.h>
  23 #include <linux/module.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/spinlock.h>
  27 #include <linux/compiler.h>
  28 #include <linux/io.h>
  29
  30 #include <mach/cputype.h>
  31 #include <mach/memory.h>
  32 #include <mach/hardware.h>
  33 #include <mach/irqs.h>
  34 #include <mach/edma.h>
  35 #include <mach/mux.h>
  36
  37
  38 /* Offsets matching "struct edmacc_param" */
  39 #define PARM_OPT                0x00
  40 #define PARM_SRC                0x04
  41 #define PARM_A_B_CNT            0x08
  42 #define PARM_DST                0x0c
  43 #define PARM_SRC_DST_BIDX       0x10
  44 #define PARM_LINK_BCNTRLD       0x14
  45 #define PARM_SRC_DST_CIDX       0x18
  46 #define PARM_CCNT               0x1c
  47
  48 #define PARM_SIZE               0x20
  49
  50 /* Offsets for EDMA CC global channel registers and their shadows */
  51 #define SH_ER           0x00    /* 64 bits */
  52 #define SH_ECR          0x08    /* 64 bits */
  53 #define SH_ESR          0x10    /* 64 bits */
  54 #define SH_CER          0x18    /* 64 bits */
  55 #define SH_EER          0x20    /* 64 bits */
  56 #define SH_EECR         0x28    /* 64 bits */
  57 #define SH_EESR         0x30    /* 64 bits */
  58 #define SH_SER          0x38    /* 64 bits */
  59 #define SH_SECR         0x40    /* 64 bits */
  60 #define SH_IER          0x50    /* 64 bits */
  61 #define SH_IECR         0x58    /* 64 bits */
  62 #define SH_IESR         0x60    /* 64 bits */
  63 #define SH_IPR          0x68    /* 64 bits */
  64 #define SH_ICR          0x70    /* 64 bits */
  65 #define SH_IEVAL        0x78
  66 #define SH_QER          0x80
  67 #define SH_QEER         0x84
  68 #define SH_QEECR        0x88
  69 #define SH_QEESR        0x8c
  70 #define SH_QSER         0x90
  71 #define SH_QSECR        0x94
  72 #define SH_SIZE         0x200
  73
  74 /* Offsets for EDMA CC global registers */
  75 #define EDMA_REV        0x0000
  76 #define EDMA_CCCFG      0x0004
  77 #define EDMA_QCHMAP     0x0200  /* 8 registers */
  78 #define EDMA_DMAQNUM    0x0240  /* 8 registers (4 on OMAP-L1xx) */
  79 #define EDMA_QDMAQNUM   0x0260
  80 #define EDMA_QUETCMAP   0x0280
  81 #define EDMA_QUEPRI     0x0284
  82 #define EDMA_EMR        0x0300  /* 64 bits */
  83 #define EDMA_EMCR       0x0308  /* 64 bits */
  84 #define EDMA_QEMR       0x0310
  85 #define EDMA_QEMCR      0x0314
  86 #define EDMA_CCERR      0x0318
  87 #define EDMA_CCERRCLR   0x031c
  88 #define EDMA_EEVAL      0x0320
  89 #define EDMA_DRAE       0x0340  /* 4 x 64 bits*/
  90 #define EDMA_QRAE       0x0380  /* 4 registers */
  91 #define EDMA_QUEEVTENTRY        0x0400  /* 2 x 16 registers */
  92 #define EDMA_QSTAT      0x0600  /* 2 registers */
  93 #define EDMA_QWMTHRA    0x0620
  94 #define EDMA_QWMTHRB    0x0624
  95 #define EDMA_CCSTAT     0x0640
  96
  97 #define EDMA_M          0x1000  /* global channel registers */
  98 #define EDMA_ECR        0x1008
  99 #define EDMA_ECRH       0x100C
 100 #define EDMA_SHADOW0    0x2000  /* 4 regions shadowing global channels */
 101 #define EDMA_PARM       0x4000  /* 128 param entries */
 102
 103 #define PARM_OFFSET(param_no)   (EDMA_PARM + ((param_no) << 5))
 104
 105 #define EDMA_DCHMAP     0x0100  /* 64 registers */
 106 #define CHMAP_EXIST     BIT(24)
 107
 108 #define EDMA_MAX_DMACH           64
 109 #define EDMA_MAX_PARAMENTRY     512
 110 #define EDMA_MAX_CC               2
 111
 112
 113 /*****************************************************************************/
 114
 115 static void __iomem *edmacc_regs_base[EDMA_MAX_CC];
 116
 117 static inline unsigned int edma_read(unsigned ctlr, int offset)
 118 {
 119         return (unsigned int)__raw_readl(edmacc_regs_base[ctlr] + offset);
 120 }
 121
 122 static inline void edma_write(unsigned ctlr, int offset, int val)
 123 {
 124         __raw_writel(val, edmacc_regs_base[ctlr] + offset);
 125 }
 126 static inline void edma_modify(unsigned ctlr, int offset, unsigned and,
 127                 unsigned or)
 128 {
 129         unsigned val = edma_read(ctlr, offset);
 130         val &= and;
 131         val |= or;
 132         edma_write(ctlr, offset, val);
 133 }
 134 static inline void edma_and(unsigned ctlr, int offset, unsigned and)
 135 {
 136         unsigned val = edma_read(ctlr, offset);
 137         val &= and;
 138         edma_write(ctlr, offset, val);
 139 }
 140 static inline void edma_or(unsigned ctlr, int offset, unsigned or)
 141 {
 142         unsigned val = edma_read(ctlr, offset);
 143         val |= or;
 144         edma_write(ctlr, offset, val);
 145 }
 146 static inline unsigned int edma_read_array(unsigned ctlr, int offset, int i)
 147 {
 148         return edma_read(ctlr, offset + (i << 2));
 149 }
 150 static inline void edma_write_array(unsigned ctlr, int offset, int i,
 151                 unsigned val)
 152 {
 153         edma_write(ctlr, offset + (i << 2), val);
 154 }
 155 static inline void edma_modify_array(unsigned ctlr, int offset, int i,
 156                 unsigned and, unsigned or)
 157 {
 158         edma_modify(ctlr, offset + (i << 2), and, or);
 159 }
 160 static inline void edma_or_array(unsigned ctlr, int offset, int i, unsigned or)
 161 {
 162         edma_or(ctlr, offset + (i << 2), or);
 163 }
 164 static inline void edma_or_array2(unsigned ctlr, int offset, int i, int j,
 165                 unsigned or)
 166 {
 167         edma_or(ctlr, offset + ((i*2 + j) << 2), or);
 168 }
 169 static inline void edma_write_array2(unsigned ctlr, int offset, int i, int j,
 170                 unsigned val)
 171 {
 172         edma_write(ctlr, offset + ((i*2 + j) << 2), val);
 173 }
 174 static inline unsigned int edma_shadow0_read(unsigned ctlr, int offset)
 175 {
 176         return edma_read(ctlr, EDMA_SHADOW0 + offset);
 177 }
 178 static inline unsigned int edma_shadow0_read_array(unsigned ctlr, int offset,
 179                 int i)
 180 {
 181         return edma_read(ctlr, EDMA_SHADOW0 + offset + (i << 2));
 182 }
 183 static inline void edma_shadow0_write(unsigned ctlr, int offset, unsigned val)
 184 {
 185         edma_write(ctlr, EDMA_SHADOW0 + offset, val);
 186 }
 187 static inline void edma_shadow0_write_array(unsigned ctlr, int offset, int i,
 188                 unsigned val)
 189 {
 190         edma_write(ctlr, EDMA_SHADOW0 + offset + (i << 2), val);
 191 }
 192 static inline unsigned int edma_parm_read(unsigned ctlr, int offset,
 193                 int param_no)
 194 {
 195         return edma_read(ctlr, EDMA_PARM + offset + (param_no << 5));
 196 }
 197 static inline void edma_parm_write(unsigned ctlr, int offset, int param_no,
 198                 unsigned val)
 199 {
 200         edma_write(ctlr, EDMA_PARM + offset + (param_no << 5), val);
 201 }
 202 static inline void edma_parm_modify(unsigned ctlr, int offset, int param_no,
 203                 unsigned and, unsigned or)
 204 {
 205         edma_modify(ctlr, EDMA_PARM + offset + (param_no << 5), and, or);
 206 }
 207 static inline void edma_parm_and(unsigned ctlr, int offset, int param_no,
 208                 unsigned and)
 209 {
 210         edma_and(ctlr, EDMA_PARM + offset + (param_no << 5), and);
 211 }
 212 static inline void edma_parm_or(unsigned ctlr, int offset, int param_no,
 213                 unsigned or)
 214 {
 215         edma_or(ctlr, EDMA_PARM + offset + (param_no << 5), or);
 216 }
 217
 218 /*****************************************************************************/
 219
 220 /* actual number of DMA channels and slots on this silicon */
 221 struct edma {
 222         /* how many dma resources of each type */
 223         unsigned        num_channels;
 224         unsigned        num_region;
 225         unsigned        num_slots;
 226         unsigned        num_tc;
 227         unsigned        num_cc;
 228         enum dma_event_q        default_queue;
 229
 230         /* list of channels with no even trigger; terminated by "-1" */
 231         const s8        *noevent;
 232
 233         /* The edma_inuse bit for each PaRAM slot is clear unless the
 234          * channel is in use ... by ARM or DSP, for QDMA, or whatever.
 235          */
 236         DECLARE_BITMAP(edma_inuse, EDMA_MAX_PARAMENTRY);
 237
 238         /* The edma_noevent bit for each channel is clear unless
 239          * it doesn't trigger DMA events on this platform.  It uses a
 240          * bit of SOC-specific initialization code.
 241          */
 242         DECLARE_BITMAP(edma_noevent, EDMA_MAX_DMACH);
 243
 244         unsigned        irq_res_start;
 245         unsigned        irq_res_end;
 246
 247         struct dma_interrupt_data {
 248                 void (*callback)(unsigned channel, unsigned short ch_status,
 249                                 void *data);
 250                 void *data;
 251         } intr_data[EDMA_MAX_DMACH];
 252 };
 253
 254 static struct edma *edma_info[EDMA_MAX_CC];
 255
 256 /* dummy param set used to (re)initialize parameter RAM slots */
 257 static const struct edmacc_param dummy_paramset = {
 258         .link_bcntrld = 0xffff,
 259         .ccnt = 1,
 260 };
 261
 262 /*****************************************************************************/
 263
 264 static void map_dmach_queue(unsigned ctlr, unsigned ch_no,
 265                 enum dma_event_q queue_no)
 266 {
 267         int bit = (ch_no & 0x7) * 4;
 268
 269         /* default to low priority queue */
 270         if (queue_no == EVENTQ_DEFAULT)
 271                 queue_no = edma_info[ctlr]->default_queue;
 272
 273         queue_no &= 7;
 274         edma_modify_array(ctlr, EDMA_DMAQNUM, (ch_no >> 3),
 275                         ~(0x7 << bit), queue_no << bit);
 276 }
 277
 278 static void __init map_queue_tc(unsigned ctlr, int queue_no, int tc_no)
 279 {
 280         int bit = queue_no * 4;
 281         edma_modify(ctlr, EDMA_QUETCMAP, ~(0x7 << bit), ((tc_no & 0x7) << bit));
 282 }
 283
 284 static void __init assign_priority_to_queue(unsigned ctlr, int queue_no,
 285                 int priority)
 286 {
 287         int bit = queue_no * 4;
 288         edma_modify(ctlr, EDMA_QUEPRI, ~(0x7 << bit),
 289                         ((priority & 0x7) << bit));
 290 }
 291
 292 /**
 293  * map_dmach_param - Maps channel number to param entry number
 294  *
 295  * This maps the dma channel number to param entry numberter. In
 296  * other words using the DMA channel mapping registers a param entry
 297  * can be mapped to any channel
 298  *
 299  * Callers are responsible for ensuring the channel mapping logic is
 300  * included in that particular EDMA variant (Eg : dm646x)
 301  *
 302  */
 303 static void __init map_dmach_param(unsigned ctlr)
 304 {
 305         int i;
 306         for (i = 0; i < EDMA_MAX_DMACH; i++)
 307                 edma_write_array(ctlr, EDMA_DCHMAP , i , (i << 5));
 308 }
 309
 310 static inline void
 311 setup_dma_interrupt(unsigned lch,
 312         void (*callback)(unsigned channel, u16 ch_status, void *data),
 313         void *data)
 314 {
 315         unsigned ctlr;
 316
 317         ctlr = EDMA_CTLR(lch);
 318         lch = EDMA_CHAN_SLOT(lch);
 319
 320         if (!callback) {
 321                 edma_shadow0_write_array(ctlr, SH_IECR, lch >> 5,
 322                                 (1 << (lch & 0x1f)));
 323         }
 324
 325         edma_info[ctlr]->intr_data[lch].callback = callback;
 326         edma_info[ctlr]->intr_data[lch].data = data;
 327
 328         if (callback) {
 329                 edma_shadow0_write_array(ctlr, SH_ICR, lch >> 5,
 330                                 (1 << (lch & 0x1f)));
 331                 edma_shadow0_write_array(ctlr, SH_IESR, lch >> 5,
 332                                 (1 << (lch & 0x1f)));
 333         }
 334 }
 335
 336 static int irq2ctlr(int irq)
 337 {
 338         if (irq >= edma_info[0]->irq_res_start &&
 339                 irq <= edma_info[0]->irq_res_end)
 340                 return 0;
 341         else if (irq >= edma_info[1]->irq_res_start &&
 342                 irq <= edma_info[1]->irq_res_end)
 343                 return 1;
 344
 345         return -1;
 346 }
 347
 348 /******************************************************************************
 349  *
 350  * DMA interrupt handler
 351  *
 352  *****************************************************************************/
 353 static irqreturn_t dma_irq_handler(int irq, void *data)
 354 {
 355         int i;
 356         unsigned ctlr;
 357         unsigned int cnt = 0;
 358
 359         ctlr = irq2ctlr(irq);
 360
 361         dev_dbg(data, "dma_irq_handler\n");
 362
 363         if ((edma_shadow0_read_array(ctlr, SH_IPR, 0) == 0)
 364             && (edma_shadow0_read_array(ctlr, SH_IPR, 1) == 0))
 365                 return IRQ_NONE;
 366
 367         while (1) {
 368                 int j;
 369                 if (edma_shadow0_read_array(ctlr, SH_IPR, 0))
 370                         j = 0;
 371                 else if (edma_shadow0_read_array(ctlr, SH_IPR, 1))
 372                         j = 1;
 373                 else
 374                         break;
 375                 dev_dbg(data, "IPR%d %08x\n", j,
 376                                 edma_shadow0_read_array(ctlr, SH_IPR, j));
 377                 for (i = 0; i < 32; i++) {
 378                         int k = (j << 5) + i;
 379                         if (edma_shadow0_read_array(ctlr, SH_IPR, j) &
 380                                                         (1 << i)) {
 381                                 /* Clear the corresponding IPR bits */
 382                                 edma_shadow0_write_array(ctlr, SH_ICR, j,
 383                                                         (1 << i));
 384                                 if (edma_info[ctlr]->intr_data[k].callback) {
 385                                         edma_info[ctlr]->intr_data[k].callback(
 386                                                 k, DMA_COMPLETE,
 387                                                 edma_info[ctlr]->intr_data[k].
 388                                                 data);
 389                                 }
 390                         }
 391                 }
 392                 cnt++;
 393                 if (cnt > 10)
 394                         break;
 395         }
 396         edma_shadow0_write(ctlr, SH_IEVAL, 1);
 397         return IRQ_HANDLED;
 398 }
 399
 400 /******************************************************************************
 401  *
 402  * DMA error interrupt handler
 403  *
 404  *****************************************************************************/
 405 static irqreturn_t dma_ccerr_handler(int irq, void *data)
 406 {
 407         int i;
 408         unsigned ctlr;
 409         unsigned int cnt = 0;
 410
 411         ctlr = irq2ctlr(irq);
 412
 413         dev_dbg(data, "dma_ccerr_handler\n");
 414
 415         if ((edma_read_array(ctlr, EDMA_EMR, 0) == 0) &&
 416             (edma_read_array(ctlr, EDMA_EMR, 1) == 0) &&
 417             (edma_read(ctlr, EDMA_QEMR) == 0) &&
 418             (edma_read(ctlr, EDMA_CCERR) == 0))
 419                 return IRQ_NONE;
 420
 421         while (1) {
 422                 int j = -1;
 423                 if (edma_read_array(ctlr, EDMA_EMR, 0))
 424                         j = 0;
 425                 else if (edma_read_array(ctlr, EDMA_EMR, 1))
 426                         j = 1;
 427                 if (j >= 0) {
 428                         dev_dbg(data, "EMR%d %08x\n", j,
 429                                         edma_read_array(ctlr, EDMA_EMR, j));
 430                         for (i = 0; i < 32; i++) {
 431                                 int k = (j << 5) + i;
 432                                 if (edma_read_array(ctlr, EDMA_EMR, j) &
 433                                                         (1 << i)) {
 434                                         /* Clear the corresponding EMR bits */
 435                                         edma_write_array(ctlr, EDMA_EMCR, j,
 436                                                         1 << i);
 437                                         /* Clear any SER */
 438                                         edma_shadow0_write_array(ctlr, SH_SECR,
 439                                                                 j, (1 << i));
 440                                         if (edma_info[ctlr]->intr_data[k].
 441                                                                 callback) {
 442                                                 edma_info[ctlr]->intr_data[k].
 443                                                 callback(k,
 444                                                 DMA_CC_ERROR,
 445                                                 edma_info[ctlr]->intr_data
 446                                                 [k].data);
 447                                         }
 448                                 }
 449                         }
 450                 } else if (edma_read(ctlr, EDMA_QEMR)) {
 451                         dev_dbg(data, "QEMR %02x\n",
 452                                 edma_read(ctlr, EDMA_QEMR));
 453                         for (i = 0; i < 8; i++) {
 454                                 if (edma_read(ctlr, EDMA_QEMR) & (1 << i)) {
 455                                         /* Clear the corresponding IPR bits */
 456                                         edma_write(ctlr, EDMA_QEMCR, 1 << i);
 457                                         edma_shadow0_write(ctlr, SH_QSECR,
 458                                                                 (1 << i));
 459
 460                                         /* NOTE:  not reported!! */
 461                                 }
 462                         }
 463                 } else if (edma_read(ctlr, EDMA_CCERR)) {
 464                         dev_dbg(data, "CCERR %08x\n",
 465                                 edma_read(ctlr, EDMA_CCERR));
 466                         /* FIXME:  CCERR.BIT(16) ignored!  much better
 467                          * to just write CCERRCLR with CCERR value...
 468                          */
 469                         for (i = 0; i < 8; i++) {
 470                                 if (edma_read(ctlr, EDMA_CCERR) & (1 << i)) {
 471                                         /* Clear the corresponding IPR bits */
 472                                         edma_write(ctlr, EDMA_CCERRCLR, 1 << i);
 473
 474                                         /* NOTE:  not reported!! */
 475                                 }
 476                         }
 477                 }
 478                 if ((edma_read_array(ctlr, EDMA_EMR, 0) == 0)
 479                     && (edma_read_array(ctlr, EDMA_EMR, 1) == 0)
 480                     && (edma_read(ctlr, EDMA_QEMR) == 0)
 481                     && (edma_read(ctlr, EDMA_CCERR) == 0)) {
 482                         break;
 483                 }
 484                 cnt++;
 485                 if (cnt > 10)
 486                         break;
 487         }
 488         edma_write(ctlr, EDMA_EEVAL, 1);
 489         return IRQ_HANDLED;
 490 }
 491
 492 /******************************************************************************
 493  *
 494  * Transfer controller error interrupt handlers
 495  *
 496  *****************************************************************************/
 497
 498 #define tc_errs_handled false   /* disabled as long as they're NOPs */
 499
 500 static irqreturn_t dma_tc0err_handler(int irq, void *data)
 501 {
 502         dev_dbg(data, "dma_tc0err_handler\n");
 503         return IRQ_HANDLED;
 504 }
 505
 506 static irqreturn_t dma_tc1err_handler(int irq, void *data)
 507 {
 508         dev_dbg(data, "dma_tc1err_handler\n");
 509         return IRQ_HANDLED;
 510 }
 511
 512 static int reserve_contiguous_slots(int ctlr, unsigned int id,
 513                                      unsigned int num_slots,
 514                                      unsigned int start_slot)
 515 {
 516         int i, j;
 517         unsigned int count = num_slots;
 518         int stop_slot = start_slot;
 519         DECLARE_BITMAP(tmp_inuse, EDMA_MAX_PARAMENTRY);
 520
 521         for (i = start_slot; i < edma_info[ctlr]->num_slots; ++i) {
 522                 j = EDMA_CHAN_SLOT(i);
 523                 if (!test_and_set_bit(j, edma_info[ctlr]->edma_inuse)) {
 524                         /* Record our current beginning slot */
 525                         if (count == num_slots)
 526                                 stop_slot = i;
 527
 528                         count--;
 529                         set_bit(j, tmp_inuse);
 530
 531                         if (count == 0)
 532                                 break;
 533                 } else {
 534                         clear_bit(j, tmp_inuse);
 535
 536                         if (id == EDMA_CONT_PARAMS_FIXED_EXACT) {
 537                                 stop_slot = i;
 538                                 break;
 539                         } else
 540                                 count = num_slots;
 541                 }
 542         }
 543
 544         /*
 545          * We have to clear any bits that we set
 546          * if we run out parameter RAM slots, i.e we do find a set
 547          * of contiguous parameter RAM slots but do not find the exact number
 548          * requested as we may reach the total number of parameter RAM slots
 549          */
 550         if (i == edma_info[ctlr]->num_slots)
 551                 stop_slot = i;
 552
 553         for (j = start_slot; j < stop_slot; j++)
 554                 if (test_bit(j, tmp_inuse))
 555                         clear_bit(j, edma_info[ctlr]->edma_inuse);
 556
 557         if (count)
 558                 return -EBUSY;
 559
 560         for (j = i - num_slots + 1; j <= i; ++j)
 561                 memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(j),
 562                         &dummy_paramset, PARM_SIZE);
 563
 564         return EDMA_CTLR_CHAN(ctlr, i - num_slots + 1);
 565 }
 566
 567 /*-----------------------------------------------------------------------*/
 568
 569 /* Resource alloc/free:  dma channels, parameter RAM slots */
 570
 571 /**
 572  * edma_alloc_channel - allocate DMA channel and paired parameter RAM
 573  * @channel: specific channel to allocate; negative for "any unmapped channel"
 574  * @callback: optional; to be issued on DMA completion or errors
 575  * @data: passed to callback
 576  * @eventq_no: an EVENTQ_* constant, used to choose which Transfer
 577  *      Controller (TC) executes requests using this channel.  Use
 578  *      EVENTQ_DEFAULT unless you really need a high priority queue.
 579  *
 580  * This allocates a DMA channel and its associated parameter RAM slot.
 581  * The parameter RAM is initialized to hold a dummy transfer.
 582  *
 583  * Normal use is to pass a specific channel number as @channel, to make
 584  * use of hardware events mapped to that channel.  When the channel will
 585  * be used only for software triggering or event chaining, channels not
 586  * mapped to hardware events (or mapped to unused events) are preferable.
 587  *
 588  * DMA transfers start from a channel using edma_start(), or by
 589  * chaining.  When the transfer described in that channel's parameter RAM
 590  * slot completes, that slot's data may be reloaded through a link.
 591  *
 592  * DMA errors are only reported to the @callback associated with the
 593  * channel driving that transfer, but transfer completion callbacks can
 594  * be sent to another channel under control of the TCC field in
 595  * the option word of the transfer's parameter RAM set.  Drivers must not
 596  * use DMA transfer completion callbacks for channels they did not allocate.
 597  * (The same applies to TCC codes used in transfer chaining.)
 598  *
 599  * Returns the number of the channel, else negative errno.
 600  */
 601 int edma_alloc_channel(int channel,
 602                 void (*callback)(unsigned channel, u16 ch_status, void *data),
 603                 void *data,
 604                 enum dma_event_q eventq_no)
 605 {
 606         unsigned i, done, ctlr = 0;
 607
 608         if (channel >= 0) {
 609                 ctlr = EDMA_CTLR(channel);
 610                 channel = EDMA_CHAN_SLOT(channel);
 611         }
 612
 613         if (channel < 0) {
 614                 for (i = 0; i < EDMA_MAX_CC; i++) {
 615                         channel = 0;
 616                         for (;;) {
 617                                 channel = find_next_bit(edma_info[i]->
 618                                                 edma_noevent,
 619                                                 edma_info[i]->num_channels,
 620                                                 channel);
 621                                 if (channel == edma_info[i]->num_channels)
 622                                         return -ENOMEM;
 623                                 if (!test_and_set_bit(channel,
 624                                                 edma_info[i]->edma_inuse)) {
 625                                         done = 1;
 626                                         ctlr = i;
 627                                         break;
 628                                 }
 629                                 channel++;
 630                         }
 631                         if (done)
 632                                 break;
 633                 }
 634         } else if (channel >= edma_info[ctlr]->num_channels) {
 635                 return -EINVAL;
 636         } else if (test_and_set_bit(channel, edma_info[ctlr]->edma_inuse)) {
 637                 return -EBUSY;
 638         }
 639
 640         /* ensure access through shadow region 0 */
 641         edma_or_array2(ctlr, EDMA_DRAE, 0, channel >> 5, 1 << (channel & 0x1f));
 642
 643         /* ensure no events are pending */
 644         edma_stop(EDMA_CTLR_CHAN(ctlr, channel));
 645         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(channel),
 646                         &dummy_paramset, PARM_SIZE);
 647
 648         if (callback)
 649                 setup_dma_interrupt(EDMA_CTLR_CHAN(ctlr, channel),
 650                                         callback, data);
 651
 652         map_dmach_queue(ctlr, channel, eventq_no);
 653
 654         return channel;
 655 }
 656 EXPORT_SYMBOL(edma_alloc_channel);
 657
 658
 659 /**
 660  * edma_free_channel - deallocate DMA channel
 661  * @channel: dma channel returned from edma_alloc_channel()
 662  *
 663  * This deallocates the DMA channel and associated parameter RAM slot
 664  * allocated by edma_alloc_channel().
 665  *
 666  * Callers are responsible for ensuring the channel is inactive, and
 667  * will not be reactivated by linking, chaining, or software calls to
 668  * edma_start().
 669  */
 670 void edma_free_channel(unsigned channel)
 671 {
 672         unsigned ctlr;
 673
 674         ctlr = EDMA_CTLR(channel);
 675         channel = EDMA_CHAN_SLOT(channel);
 676
 677         if (channel >= edma_info[ctlr]->num_channels)
 678                 return;
 679
 680         setup_dma_interrupt(channel, NULL, NULL);
 681         /* REVISIT should probably take out of shadow region 0 */
 682
 683         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(channel),
 684                         &dummy_paramset, PARM_SIZE);
 685         clear_bit(channel, edma_info[ctlr]->edma_inuse);
 686 }
 687 EXPORT_SYMBOL(edma_free_channel);
 688
 689 /**
 690  * edma_alloc_slot - allocate DMA parameter RAM
 691  * @slot: specific slot to allocate; negative for "any unused slot"
 692  *
 693  * This allocates a parameter RAM slot, initializing it to hold a
 694  * dummy transfer.  Slots allocated using this routine have not been
 695  * mapped to a hardware DMA channel, and will normally be used by
 696  * linking to them from a slot associated with a DMA channel.
 697  *
 698  * Normal use is to pass EDMA_SLOT_ANY as the @slot, but specific
 699  * slots may be allocated on behalf of DSP firmware.
 700  *
 701  * Returns the number of the slot, else negative errno.
 702  */
 703 int edma_alloc_slot(unsigned ctlr, int slot)
 704 {
 705         if (slot >= 0)
 706                 slot = EDMA_CHAN_SLOT(slot);
 707
 708         if (slot < 0) {
 709                 slot = edma_info[ctlr]->num_channels;
 710                 for (;;) {
 711                         slot = find_next_zero_bit(edma_info[ctlr]->edma_inuse,
 712                                         edma_info[ctlr]->num_slots, slot);
 713                         if (slot == edma_info[ctlr]->num_slots)
 714                                 return -ENOMEM;
 715                         if (!test_and_set_bit(slot,
 716                                                 edma_info[ctlr]->edma_inuse))
 717                                 break;
 718                 }
 719         } else if (slot < edma_info[ctlr]->num_channels ||
 720                         slot >= edma_info[ctlr]->num_slots) {
 721                 return -EINVAL;
 722         } else if (test_and_set_bit(slot, edma_info[ctlr]->edma_inuse)) {
 723                 return -EBUSY;
 724         }
 725
 726         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
 727                         &dummy_paramset, PARM_SIZE);
 728
 729         return EDMA_CTLR_CHAN(ctlr, slot);
 730 }
 731 EXPORT_SYMBOL(edma_alloc_slot);
 732
 733 /**
 734  * edma_free_slot - deallocate DMA parameter RAM
 735  * @slot: parameter RAM slot returned from edma_alloc_slot()
 736  *
 737  * This deallocates the parameter RAM slot allocated by edma_alloc_slot().
 738  * Callers are responsible for ensuring the slot is inactive, and will
 739  * not be activated.
 740  */
 741 void edma_free_slot(unsigned slot)
 742 {
 743         unsigned ctlr;
 744
 745         ctlr = EDMA_CTLR(slot);
 746         slot = EDMA_CHAN_SLOT(slot);
 747
 748         if (slot < edma_info[ctlr]->num_channels ||
 749                 slot >= edma_info[ctlr]->num_slots)
 750                 return;
 751
 752         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
 753                         &dummy_paramset, PARM_SIZE);
 754         clear_bit(slot, edma_info[ctlr]->edma_inuse);
 755 }
 756 EXPORT_SYMBOL(edma_free_slot);
 757
 758
 759 /**
 760  * edma_alloc_cont_slots- alloc contiguous parameter RAM slots
 761  * The API will return the starting point of a set of
 762  * contiguous parameter RAM slots that have been requested
 763  *
 764  * @id: can only be EDMA_CONT_PARAMS_ANY or EDMA_CONT_PARAMS_FIXED_EXACT
 765  * or EDMA_CONT_PARAMS_FIXED_NOT_EXACT
 766  * @count: number of contiguous Paramter RAM slots
 767  * @slot  - the start value of Parameter RAM slot that should be passed if id
 768  * is EDMA_CONT_PARAMS_FIXED_EXACT or EDMA_CONT_PARAMS_FIXED_NOT_EXACT
 769  *
 770  * If id is EDMA_CONT_PARAMS_ANY then the API starts looking for a set of
 771  * contiguous Parameter RAM slots from parameter RAM 64 in the case of
 772  * DaVinci SOCs and 32 in the case of DA8xx SOCs.
 773  *
 774  * If id is EDMA_CONT_PARAMS_FIXED_EXACT then the API starts looking for a
 775  * set of contiguous parameter RAM slots from the "slot" that is passed as an
 776  * argument to the API.
 777  *
 778  * If id is EDMA_CONT_PARAMS_FIXED_NOT_EXACT then the API initially tries
 779  * starts looking for a set of contiguous parameter RAMs from the "slot"
 780  * that is passed as an argument to the API. On failure the API will try to
 781  * find a set of contiguous Parameter RAM slots from the remaining Parameter
 782  * RAM slots
 783  */
 784 int edma_alloc_cont_slots(unsigned ctlr, unsigned int id, int slot, int count)
 785 {
 786         /*
 787          * The start slot requested should be greater than
 788          * the number of channels and lesser than the total number
 789          * of slots
 790          */
 791         if ((id != EDMA_CONT_PARAMS_ANY) &&
 792                 (slot < edma_info[ctlr]->num_channels ||
 793                 slot >= edma_info[ctlr]->num_slots))
 794                 return -EINVAL;
 795
 796         /*
 797          * The number of parameter RAM slots requested cannot be less than 1
 798          * and cannot be more than the number of slots minus the number of
 799          * channels
 800          */
 801         if (count < 1 || count >
 802                 (edma_info[ctlr]->num_slots - edma_info[ctlr]->num_channels))
 803                 return -EINVAL;
 804
 805         switch (id) {
 806         case EDMA_CONT_PARAMS_ANY:
 807                 return reserve_contiguous_slots(ctlr, id, count,
 808                                                  edma_info[ctlr]->num_channels);
 809         case EDMA_CONT_PARAMS_FIXED_EXACT:
 810         case EDMA_CONT_PARAMS_FIXED_NOT_EXACT:
 811                 return reserve_contiguous_slots(ctlr, id, count, slot);
 812         default:
 813                 return -EINVAL;
 814         }
 815
 816 }
 817 EXPORT_SYMBOL(edma_alloc_cont_slots);
 818
 819 /**
 820  * edma_free_cont_slots - deallocate DMA parameter RAM slots
 821  * @slot: first parameter RAM of a set of parameter RAM slots to be freed
 822  * @count: the number of contiguous parameter RAM slots to be freed
 823  *
 824  * This deallocates the parameter RAM slots allocated by
 825  * edma_alloc_cont_slots.
 826  * Callers/applications need to keep track of sets of contiguous
 827  * parameter RAM slots that have been allocated using the edma_alloc_cont_slots
 828  * API.
 829  * Callers are responsible for ensuring the slots are inactive, and will
 830  * not be activated.
 831  */
 832 int edma_free_cont_slots(unsigned slot, int count)
 833 {
 834         unsigned ctlr, slot_to_free;
 835         int i;
 836
 837         ctlr = EDMA_CTLR(slot);
 838         slot = EDMA_CHAN_SLOT(slot);
 839
 840         if (slot < edma_info[ctlr]->num_channels ||
 841                 slot >= edma_info[ctlr]->num_slots ||
 842                 count < 1)
 843                 return -EINVAL;
 844
 845         for (i = slot; i < slot + count; ++i) {
 846                 ctlr = EDMA_CTLR(i);
 847                 slot_to_free = EDMA_CHAN_SLOT(i);
 848
 849                 memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot_to_free),
 850                         &dummy_paramset, PARM_SIZE);
 851                 clear_bit(slot_to_free, edma_info[ctlr]->edma_inuse);
 852         }
 853
 854         return 0;
 855 }
 856 EXPORT_SYMBOL(edma_free_cont_slots);
 857
 858 /*-----------------------------------------------------------------------*/
 859
 860 /* Parameter RAM operations (i) -- read/write partial slots */
 861
 862 /**
 863  * edma_set_src - set initial DMA source address in parameter RAM slot
 864  * @slot: parameter RAM slot being configured
 865  * @src_port: physical address of source (memory, controller FIFO, etc)
 866  * @addressMode: INCR, except in very rare cases
 867  * @fifoWidth: ignored unless @addressMode is FIFO, else specifies the
 868  *      width to use when addressing the fifo (e.g. W8BIT, W32BIT)
 869  *
 870  * Note that the source address is modified during the DMA transfer
 871  * according to edma_set_src_index().
 872  */
 873 void edma_set_src(unsigned slot, dma_addr_t src_port,
 874                                 enum address_mode mode, enum fifo_width width)
 875 {
 876         unsigned ctlr;
 877
 878         ctlr = EDMA_CTLR(slot);
 879         slot = EDMA_CHAN_SLOT(slot);
 880
 881         if (slot < edma_info[ctlr]->num_slots) {
 882                 unsigned int i = edma_parm_read(ctlr, PARM_OPT, slot);
 883
 884                 if (mode) {
 885                         /* set SAM and program FWID */
 886                         i = (i & ~(EDMA_FWID)) | (SAM | ((width & 0x7) << 8));
 887                 } else {
 888                         /* clear SAM */
 889                         i &= ~SAM;
 890                 }
 891                 edma_parm_write(ctlr, PARM_OPT, slot, i);
 892
 893                 /* set the source port address
 894                    in source register of param structure */
 895                 edma_parm_write(ctlr, PARM_SRC, slot, src_port);
 896         }
 897 }
 898 EXPORT_SYMBOL(edma_set_src);
 899
 900 /**
 901  * edma_set_dest - set initial DMA destination address in parameter RAM slot
 902  * @slot: parameter RAM slot being configured
 903  * @dest_port: physical address of destination (memory, controller FIFO, etc)
 904  * @addressMode: INCR, except in very rare cases
 905  * @fifoWidth: ignored unless @addressMode is FIFO, else specifies the
 906  *      width to use when addressing the fifo (e.g. W8BIT, W32BIT)
 907  *
 908  * Note that the destination address is modified during the DMA transfer
 909  * according to edma_set_dest_index().
 910  */
 911 void edma_set_dest(unsigned slot, dma_addr_t dest_port,
 912                                  enum address_mode mode, enum fifo_width width)
 913 {
 914         unsigned ctlr;
 915
 916         ctlr = EDMA_CTLR(slot);
 917         slot = EDMA_CHAN_SLOT(slot);
 918
 919         if (slot < edma_info[ctlr]->num_slots) {
 920                 unsigned int i = edma_parm_read(ctlr, PARM_OPT, slot);
 921
 922                 if (mode) {
 923                         /* set DAM and program FWID */
 924                         i = (i & ~(EDMA_FWID)) | (DAM | ((width & 0x7) << 8));
 925                 } else {
 926                         /* clear DAM */
 927                         i &= ~DAM;
 928                 }
 929                 edma_parm_write(ctlr, PARM_OPT, slot, i);
 930                 /* set the destination port address
 931                    in dest register of param structure */
 932                 edma_parm_write(ctlr, PARM_DST, slot, dest_port);
 933         }
 934 }
 935 EXPORT_SYMBOL(edma_set_dest);
 936
 937 /**
 938  * edma_get_position - returns the current transfer points
 939  * @slot: parameter RAM slot being examined
 940  * @src: pointer to source port position
 941  * @dst: pointer to destination port position
 942  *
 943  * Returns current source and destination addresses for a particular
 944  * parameter RAM slot.  Its channel should not be active when this is called.
 945  */
 946 void edma_get_position(unsigned slot, dma_addr_t *src, dma_addr_t *dst)
 947 {
 948         struct edmacc_param temp;
 949         unsigned ctlr;
 950
 951         ctlr = EDMA_CTLR(slot);
 952         slot = EDMA_CHAN_SLOT(slot);
 953
 954         edma_read_slot(EDMA_CTLR_CHAN(ctlr, slot), &temp);
 955         if (src != NULL)
 956                 *src = temp.src;
 957         if (dst != NULL)
 958                 *dst = temp.dst;
 959 }
 960 EXPORT_SYMBOL(edma_get_position);
 961
 962 /**
 963  * edma_set_src_index - configure DMA source address indexing
 964  * @slot: parameter RAM slot being configured
 965  * @src_bidx: byte offset between source arrays in a frame
 966  * @src_cidx: byte offset between source frames in a block
 967  *
 968  * Offsets are specified to support either contiguous or discontiguous
 969  * memory transfers, or repeated access to a hardware register, as needed.
 970  * When accessing hardware registers, both offsets are normally zero.
 971  */
 972 void edma_set_src_index(unsigned slot, s16 src_bidx, s16 src_cidx)
 973 {
 974         unsigned ctlr;
 975
 976         ctlr = EDMA_CTLR(slot);
 977         slot = EDMA_CHAN_SLOT(slot);
 978
 979         if (slot < edma_info[ctlr]->num_slots) {
 980                 edma_parm_modify(ctlr, PARM_SRC_DST_BIDX, slot,
 981                                 0xffff0000, src_bidx);
 982                 edma_parm_modify(ctlr, PARM_SRC_DST_CIDX, slot,
 983                                 0xffff0000, src_cidx);
 984         }
 985 }
 986 EXPORT_SYMBOL(edma_set_src_index);
 987
 988 /**
 989  * edma_set_dest_index - configure DMA destination address indexing
 990  * @slot: parameter RAM slot being configured
 991  * @dest_bidx: byte offset between destination arrays in a frame
 992  * @dest_cidx: byte offset between destination frames in a block
 993  *
 994  * Offsets are specified to support either contiguous or discontiguous
 995  * memory transfers, or repeated access to a hardware register, as needed.
 996  * When accessing hardware registers, both offsets are normally zero.
 997  */
 998 void edma_set_dest_index(unsigned slot, s16 dest_bidx, s16 dest_cidx)
 999 {
1000         unsigned ctlr;
1001
1002         ctlr = EDMA_CTLR(slot);
1003         slot = EDMA_CHAN_SLOT(slot);
1004
1005         if (slot < edma_info[ctlr]->num_slots) {
1006                 edma_parm_modify(ctlr, PARM_SRC_DST_BIDX, slot,
1007                                 0x0000ffff, dest_bidx << 16);
1008                 edma_parm_modify(ctlr, PARM_SRC_DST_CIDX, slot,
1009                                 0x0000ffff, dest_cidx << 16);
1010         }
1011 }
1012 EXPORT_SYMBOL(edma_set_dest_index);
1013
1014 /**
1015  * edma_set_transfer_params - configure DMA transfer parameters
1016  * @slot: parameter RAM slot being configured
1017  * @acnt: how many bytes per array (at least one)
1018  * @bcnt: how many arrays per frame (at least one)
1019  * @ccnt: how many frames per block (at least one)
1020  * @bcnt_rld: used only for A-Synchronized transfers; this specifies
1021  *      the value to reload into bcnt when it decrements to zero
1022  * @sync_mode: ASYNC or ABSYNC
1023  *
1024  * See the EDMA3 documentation to understand how to configure and link
1025  * transfers using the fields in PaRAM slots.  If you are not doing it
1026  * all at once with edma_write_slot(), you will use this routine
1027  * plus two calls each for source and destination, setting the initial
1028  * address and saying how to index that address.
1029  *
1030  * An example of an A-Synchronized transfer is a serial link using a
1031  * single word shift register.  In that case, @acnt would be equal to
1032  * that word size; the serial controller issues a DMA synchronization
1033  * event to transfer each word, and memory access by the DMA transfer
1034  * controller will be word-at-a-time.
1035  *
1036  * An example of an AB-Synchronized transfer is a device using a FIFO.
1037  * In that case, @acnt equals the FIFO width and @bcnt equals its depth.
1038  * The controller with the FIFO issues DMA synchronization events when
1039  * the FIFO threshold is reached, and the DMA transfer controller will
1040  * transfer one frame to (or from) the FIFO.  It will probably use
1041  * efficient burst modes to access memory.
1042  */
1043 void edma_set_transfer_params(unsigned slot,
1044                 u16 acnt, u16 bcnt, u16 ccnt,
1045                 u16 bcnt_rld, enum sync_dimension sync_mode)
1046 {
1047         unsigned ctlr;
1048
1049         ctlr = EDMA_CTLR(slot);
1050         slot = EDMA_CHAN_SLOT(slot);
1051
1052         if (slot < edma_info[ctlr]->num_slots) {
1053                 edma_parm_modify(ctlr, PARM_LINK_BCNTRLD, slot,
1054                                 0x0000ffff, bcnt_rld << 16);
1055                 if (sync_mode == ASYNC)
1056                         edma_parm_and(ctlr, PARM_OPT, slot, ~SYNCDIM);
1057                 else
1058                         edma_parm_or(ctlr, PARM_OPT, slot, SYNCDIM);
1059                 /* Set the acount, bcount, ccount registers */
1060                 edma_parm_write(ctlr, PARM_A_B_CNT, slot, (bcnt << 16) | acnt);
1061                 edma_parm_write(ctlr, PARM_CCNT, slot, ccnt);
1062         }
1063 }
1064 EXPORT_SYMBOL(edma_set_transfer_params);
1065
1066 /**
1067  * edma_link - link one parameter RAM slot to another
1068  * @from: parameter RAM slot originating the link
1069  * @to: parameter RAM slot which is the link target
1070  *
1071  * The originating slot should not be part of any active DMA transfer.
1072  */
1073 void edma_link(unsigned from, unsigned to)
1074 {
1075         unsigned ctlr_from, ctlr_to;
1076
1077         ctlr_from = EDMA_CTLR(from);
1078         from = EDMA_CHAN_SLOT(from);
1079         ctlr_to = EDMA_CTLR(to);
1080         to = EDMA_CHAN_SLOT(to);
1081
1082         if (from >= edma_info[ctlr_from]->num_slots)
1083                 return;
1084         if (to >= edma_info[ctlr_to]->num_slots)
1085                 return;
1086         edma_parm_modify(ctlr_from, PARM_LINK_BCNTRLD, from, 0xffff0000,
1087                                 PARM_OFFSET(to));
1088 }
1089 EXPORT_SYMBOL(edma_link);
1090
1091 /**
1092  * edma_unlink - cut link from one parameter RAM slot
1093  * @from: parameter RAM slot originating the link
1094  *
1095  * The originating slot should not be part of any active DMA transfer.
1096  * Its link is set to 0xffff.
1097  */
1098 void edma_unlink(unsigned from)
1099 {
1100         unsigned ctlr;
1101
1102         ctlr = EDMA_CTLR(from);
1103         from = EDMA_CHAN_SLOT(from);
1104
1105         if (from >= edma_info[ctlr]->num_slots)
1106                 return;
1107         edma_parm_or(ctlr, PARM_LINK_BCNTRLD, from, 0xffff);
1108 }
1109 EXPORT_SYMBOL(edma_unlink);
1110
1111 /*-----------------------------------------------------------------------*/
1112
1113 /* Parameter RAM operations (ii) -- read/write whole parameter sets */
1114
1115 /**
1116  * edma_write_slot - write parameter RAM data for slot
1117  * @slot: number of parameter RAM slot being modified
1118  * @param: data to be written into parameter RAM slot
1119  *
1120  * Use this to assign all parameters of a transfer at once.  This
1121  * allows more efficient setup of transfers than issuing multiple
1122  * calls to set up those parameters in small pieces, and provides
1123  * complete control over all transfer options.
1124  */
1125 void edma_write_slot(unsigned slot, const struct edmacc_param *param)
1126 {
1127         unsigned ctlr;
1128
1129         ctlr = EDMA_CTLR(slot);
1130         slot = EDMA_CHAN_SLOT(slot);
1131
1132         if (slot >= edma_info[ctlr]->num_slots)
1133                 return;
1134         memcpy_toio(edmacc_regs_base[ctlr] + PARM_OFFSET(slot), param,
1135                         PARM_SIZE);
1136 }
1137 EXPORT_SYMBOL(edma_write_slot);
1138
1139 /**
1140  * edma_read_slot - read parameter RAM data from slot
1141  * @slot: number of parameter RAM slot being copied
1142  * @param: where to store copy of parameter RAM data
1143  *
1144  * Use this to read data from a parameter RAM slot, perhaps to
1145  * save them as a template for later reuse.
1146  */
1147 void edma_read_slot(unsigned slot, struct edmacc_param *param)
1148 {
1149         unsigned ctlr;
1150
1151         ctlr = EDMA_CTLR(slot);
1152         slot = EDMA_CHAN_SLOT(slot);
1153
1154         if (slot >= edma_info[ctlr]->num_slots)
1155                 return;
1156         memcpy_fromio(param, edmacc_regs_base[ctlr] + PARM_OFFSET(slot),
1157                         PARM_SIZE);
1158 }
1159 EXPORT_SYMBOL(edma_read_slot);
1160
1161 /*-----------------------------------------------------------------------*/
1162
1163 /* Various EDMA channel control operations */
1164
1165 /**
1166  * edma_pause - pause dma on a channel
1167  * @channel: on which edma_start() has been called
1168  *
1169  * This temporarily disables EDMA hardware events on the specified channel,
1170  * preventing them from triggering new transfers on its behalf
1171  */
1172 void edma_pause(unsigned channel)
1173 {
1174         unsigned ctlr;
1175
1176         ctlr = EDMA_CTLR(channel);
1177         channel = EDMA_CHAN_SLOT(channel);
1178
1179         if (channel < edma_info[ctlr]->num_channels) {
1180                 unsigned int mask = (1 << (channel & 0x1f));
1181
1182                 edma_shadow0_write_array(ctlr, SH_EECR, channel >> 5, mask);
1183         }
1184 }
1185 EXPORT_SYMBOL(edma_pause);
1186
1187 /**
1188  * edma_resume - resumes dma on a paused channel
1189  * @channel: on which edma_pause() has been called
1190  *
1191  * This re-enables EDMA hardware events on the specified channel.
1192  */
1193 void edma_resume(unsigned channel)
1194 {
1195         unsigned ctlr;
1196
1197         ctlr = EDMA_CTLR(channel);
1198         channel = EDMA_CHAN_SLOT(channel);
1199
1200         if (channel < edma_info[ctlr]->num_channels) {
1201                 unsigned int mask = (1 << (channel & 0x1f));
1202
1203                 edma_shadow0_write_array(ctlr, SH_EESR, channel >> 5, mask);
1204         }
1205 }
1206 EXPORT_SYMBOL(edma_resume);
1207
1208 /**
1209  * edma_start - start dma on a channel
1210  * @channel: channel being activated
1211  *
1212  * Channels with event associations will be triggered by their hardware
1213  * events, and channels without such associations will be triggered by
1214  * software.  (At this writing there is no interface for using software
1215  * triggers except with channels that don't support hardware triggers.)
1216  *
1217  * Returns zero on success, else negative errno.
1218  */
1219 int edma_start(unsigned channel)
1220 {
1221         unsigned ctlr;
1222
1223         ctlr = EDMA_CTLR(channel);
1224         channel = EDMA_CHAN_SLOT(channel);
1225
1226         if (channel < edma_info[ctlr]->num_channels) {
1227                 int j = channel >> 5;
1228                 unsigned int mask = (1 << (channel & 0x1f));
1229
1230                 /* EDMA channels without event association */
1231                 if (test_bit(channel, edma_info[ctlr]->edma_noevent)) {
1232                         pr_debug("EDMA: ESR%d %08x\n", j,
1233                                 edma_shadow0_read_array(ctlr, SH_ESR, j));
1234                         edma_shadow0_write_array(ctlr, SH_ESR, j, mask);
1235                         return 0;
1236                 }
1237
1238                 /* EDMA channel with event association */
1239                 pr_debug("EDMA: ER%d %08x\n", j,
1240                         edma_shadow0_read_array(ctlr, SH_ER, j));
1241                 /* Clear any pending error */
1242                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1243                 /* Clear any SER */
1244                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1245                 edma_shadow0_write_array(ctlr, SH_EESR, j, mask);
1246                 pr_debug("EDMA: EER%d %08x\n", j,
1247                         edma_shadow0_read_array(ctlr, SH_EER, j));
1248                 return 0;
1249         }
1250
1251         return -EINVAL;
1252 }
1253 EXPORT_SYMBOL(edma_start);
1254
1255 /**
1256  * edma_stop - stops dma on the channel passed
1257  * @channel: channel being deactivated
1258  *
1259  * When @lch is a channel, any active transfer is paused and
1260  * all pending hardware events are cleared.  The current transfer
1261  * may not be resumed, and the channel's Parameter RAM should be
1262  * reinitialized before being reused.
1263  */
1264 void edma_stop(unsigned channel)
1265 {
1266         unsigned ctlr;
1267
1268         ctlr = EDMA_CTLR(channel);
1269         channel = EDMA_CHAN_SLOT(channel);
1270
1271         if (channel < edma_info[ctlr]->num_channels) {
1272                 int j = channel >> 5;
1273                 unsigned int mask = (1 << (channel & 0x1f));
1274
1275                 edma_shadow0_write_array(ctlr, SH_EECR, j, mask);
1276                 edma_shadow0_write_array(ctlr, SH_ECR, j, mask);
1277                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1278                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1279
1280                 pr_debug("EDMA: EER%d %08x\n", j,
1281                                 edma_shadow0_read_array(ctlr, SH_EER, j));
1282
1283                 /* REVISIT:  consider guarding against inappropriate event
1284                  * chaining by overwriting with dummy_paramset.
1285                  */
1286         }
1287 }
1288 EXPORT_SYMBOL(edma_stop);
1289
1290 /******************************************************************************
1291  *
1292  * It cleans ParamEntry qand bring back EDMA to initial state if media has
1293  * been removed before EDMA has finished.It is usedful for removable media.
1294  * Arguments:
1295  *      ch_no     - channel no
1296  *
1297  * Return: zero on success, or corresponding error no on failure
1298  *
1299  * FIXME this should not be needed ... edma_stop() should suffice.
1300  *
1301  *****************************************************************************/
1302
1303 void edma_clean_channel(unsigned channel)
1304 {
1305         unsigned ctlr;
1306
1307         ctlr = EDMA_CTLR(channel);
1308         channel = EDMA_CHAN_SLOT(channel);
1309
1310         if (channel < edma_info[ctlr]->num_channels) {
1311                 int j = (channel >> 5);
1312                 unsigned int mask = 1 << (channel & 0x1f);
1313
1314                 pr_debug("EDMA: EMR%d %08x\n", j,
1315                                 edma_read_array(ctlr, EDMA_EMR, j));
1316                 edma_shadow0_write_array(ctlr, SH_ECR, j, mask);
1317                 /* Clear the corresponding EMR bits */
1318                 edma_write_array(ctlr, EDMA_EMCR, j, mask);
1319                 /* Clear any SER */
1320                 edma_shadow0_write_array(ctlr, SH_SECR, j, mask);
1321                 edma_write(ctlr, EDMA_CCERRCLR, (1 << 16) | 0x3);
1322         }
1323 }
1324 EXPORT_SYMBOL(edma_clean_channel);
1325
1326 /*
1327  * edma_clear_event - clear an outstanding event on the DMA channel
1328  * Arguments:
1329  *      channel - channel number
1330  */
1331 void edma_clear_event(unsigned channel)
1332 {
1333         unsigned ctlr;
1334
1335         ctlr = EDMA_CTLR(channel);
1336         channel = EDMA_CHAN_SLOT(channel);
1337
1338         if (channel >= edma_info[ctlr]->num_channels)
1339                 return;
1340         if (channel < 32)
1341                 edma_write(ctlr, EDMA_ECR, 1 << channel);
1342         else
1343                 edma_write(ctlr, EDMA_ECRH, 1 << (channel - 32));
1344 }
1345 EXPORT_SYMBOL(edma_clear_event);
1346
1347 /*-----------------------------------------------------------------------*/
1348
1349 static int __init edma_probe(struct platform_device *pdev)
1350 {
1351         struct edma_soc_info    *info = pdev->dev.platform_data;
1352         const s8                (*queue_priority_mapping)[2];
1353         const s8                (*queue_tc_mapping)[2];
1354         int                     i, j, found = 0;
1355         int                     status = -1;
1356         const s8                *noevent;
1357         int                     irq[EDMA_MAX_CC] = {0, 0};
1358         int                     err_irq[EDMA_MAX_CC] = {0, 0};
1359         struct resource         *r[EDMA_MAX_CC] = {NULL};
1360         resource_size_t         len[EDMA_MAX_CC];
1361         char                    res_name[10];
1362         char                    irq_name[10];
1363
1364         if (!info)
1365                 return -ENODEV;
1366
1367         for (j = 0; j < EDMA_MAX_CC; j++) {
1368                 sprintf(res_name, "edma_cc%d", j);
1369                 r[j] = platform_get_resource_byname(pdev, IORESOURCE_MEM,
1370                                                 res_name);
1371                 if (!r[j]) {
1372                         if (found)
1373                                 break;
1374                         else
1375                                 return -ENODEV;
1376                 } else
1377                         found = 1;
1378
1379                 len[j] = resource_size(r[j]);
1380
1381                 r[j] = request_mem_region(r[j]->start, len[j],
1382                         dev_name(&pdev->dev));
1383                 if (!r[j]) {
1384                         status = -EBUSY;
1385                         goto fail1;
1386                 }
1387
1388                 edmacc_regs_base[j] = ioremap(r[j]->start, len[j]);
1389                 if (!edmacc_regs_base[j]) {
1390                         status = -EBUSY;
1391                         goto fail1;
1392                 }
1393
1394                 edma_info[j] = kmalloc(sizeof(struct edma), GFP_KERNEL);
1395                 if (!edma_info[j]) {
1396                         status = -ENOMEM;
1397                         goto fail1;
1398                 }
1399                 memset(edma_info[j], 0, sizeof(struct edma));
1400
1401                 edma_info[j]->num_channels = min_t(unsigned, info[j].n_channel,
1402                                                         EDMA_MAX_DMACH);
1403                 edma_info[j]->num_slots = min_t(unsigned, info[j].n_slot,
1404                                                         EDMA_MAX_PARAMENTRY);
1405                 edma_info[j]->num_cc = min_t(unsigned, info[j].n_cc,
1406                                                         EDMA_MAX_CC);
1407
1408                 edma_info[j]->default_queue = info[j].default_queue;
1409                 if (!edma_info[j]->default_queue)
1410                         edma_info[j]->default_queue = EVENTQ_1;
1411
1412                 dev_dbg(&pdev->dev, "DMA REG BASE ADDR=%p\n",
1413                         edmacc_regs_base[j]);
1414
1415                 for (i = 0; i < edma_info[j]->num_slots; i++)
1416                         memcpy_toio(edmacc_regs_base[j] + PARM_OFFSET(i),
1417                                         &dummy_paramset, PARM_SIZE);
1418
1419                 noevent = info[j].noevent;
1420                 if (noevent) {
1421                         while (*noevent != -1)
1422                                 set_bit(*noevent++, edma_info[j]->edma_noevent);
1423                 }
1424
1425                 sprintf(irq_name, "edma%d", j);
1426                 irq[j] = platform_get_irq_byname(pdev, irq_name);
1427                 edma_info[j]->irq_res_start = irq[j];
1428                 status = request_irq(irq[j], dma_irq_handler, 0, "edma",
1429                                         &pdev->dev);
1430                 if (status < 0) {
1431                         dev_dbg(&pdev->dev, "request_irq %d failed --> %d\n",
1432                                 irq[j], status);
1433                         goto fail;
1434                 }
1435
1436                 sprintf(irq_name, "edma%d_err", j);
1437                 err_irq[j] = platform_get_irq_byname(pdev, irq_name);
1438                 edma_info[j]->irq_res_end = err_irq[j];
1439                 status = request_irq(err_irq[j], dma_ccerr_handler, 0,
1440                                         "edma_error", &pdev->dev);
1441                 if (status < 0) {
1442                         dev_dbg(&pdev->dev, "request_irq %d failed --> %d\n",
1443                                 err_irq[j], status);
1444                         goto fail;
1445                 }
1446
1447                 /* Everything lives on transfer controller 1 until otherwise
1448                  * specified. This way, long transfers on the low priority queue
1449                  * started by the codec engine will not cause audio defects.
1450                  */
1451                 for (i = 0; i < edma_info[j]->num_channels; i++)
1452                         map_dmach_queue(j, i, EVENTQ_1);
1453
1454                 queue_tc_mapping = info[j].queue_tc_mapping;
1455                 queue_priority_mapping = info[j].queue_priority_mapping;
1456
1457                 /* Event queue to TC mapping */
1458                 for (i = 0; queue_tc_mapping[i][0] != -1; i++)
1459                         map_queue_tc(j, queue_tc_mapping[i][0],
1460                                         queue_tc_mapping[i][1]);
1461
1462                 /* Event queue priority mapping */
1463                 for (i = 0; queue_priority_mapping[i][0] != -1; i++)
1464                         assign_priority_to_queue(j,
1465                                                 queue_priority_mapping[i][0],
1466                                                 queue_priority_mapping[i][1]);
1467
1468                 /* Map the channel to param entry if channel mapping logic
1469                  * exist
1470                  */
1471                 if (edma_read(j, EDMA_CCCFG) & CHMAP_EXIST)
1472                         map_dmach_param(j);
1473
1474                 for (i = 0; i < info[j].n_region; i++) {
1475                         edma_write_array2(j, EDMA_DRAE, i, 0, 0x0);
1476                         edma_write_array2(j, EDMA_DRAE, i, 1, 0x0);
1477                         edma_write_array(j, EDMA_QRAE, i, 0x0);
1478                 }
1479         }
1480
1481         if (tc_errs_handled) {
1482                 status = request_irq(IRQ_TCERRINT0, dma_tc0err_handler, 0,
1483                                         "edma_tc0", &pdev->dev);
1484                 if (status < 0) {
1485                         dev_dbg(&pdev->dev, "request_irq %d failed --> %d\n",
1486                                 IRQ_TCERRINT0, status);
1487                         return status;
1488                 }
1489                 status = request_irq(IRQ_TCERRINT, dma_tc1err_handler, 0,
1490                                         "edma_tc1", &pdev->dev);
1491                 if (status < 0) {
1492                         dev_dbg(&pdev->dev, "request_irq %d --> %d\n",
1493                                 IRQ_TCERRINT, status);
1494                         return status;
1495                 }
1496         }
1497
1498         return 0;
1499
1500 fail:
1501         for (i = 0; i < EDMA_MAX_CC; i++) {
1502                 if (err_irq[i])
1503                         free_irq(err_irq[i], &pdev->dev);
1504                 if (irq[i])
1505                         free_irq(irq[i], &pdev->dev);
1506         }
1507 fail1:
1508         for (i = 0; i < EDMA_MAX_CC; i++) {
1509                 if (r[i])
1510                         release_mem_region(r[i]->start, len[i]);
1511                 if (edmacc_regs_base[i])
1512                         iounmap(edmacc_regs_base[i]);
1513                 kfree(edma_info[i]);
1514         }
1515         return status;
1516 }
1517
1518
1519 static struct platform_driver edma_driver = {
1520         .driver.name    = "edma",
1521 };
1522
1523 static int __init edma_init(void)
1524 {
1525         return platform_driver_probe(&edma_driver, edma_probe);
1526 }
1527 arch_initcall(edma_init);
1528